CN101471651B - 单片集成的多路复用器-转换器-多路分配器电路和方法 - Google Patents

Abstract

提供一种单片集成的多路复用器-转换器-多路分配器和方法，该方法是一种用于多路复用和转换电信号或者多路分配和转换电信号的方法。多路复用器和多路分配器与转换器单片集成。工作在彼此不同的电压电源电平的电路可耦合到多路复用器，并且工作在与耦合到多路复用器的电路不同的电压电源电平、或工作在与耦合到多路复用器的电路中的至少一个相同的电压电源电平的电路耦合到多路分配器。单片集成的多路复用器-转换器-多路分配器从耦合到多路复用器的电路之一中选择信号，转换它的电平并提供被转换的信号电平作为输出信号。作为一种选择，单片集成的多路复用器-转换器-多路分配器从电信号产生多路分配信号并转换该多路分配信号的电压电平。

Description

单片集成的多路复用器-转换器-多路分配器电路和方法

技术领域

本发明一般涉及电子学，尤其涉及形成半导体器件的方法和结构。

背景技术

许多电子系统使用不同逻辑系列的集成电路来实现。例如，计算机系统经常使用互补金属-氧化物-半导体(“COMS”)电路来执行计算功能，使用低电压差分信号(“LVDS”)电路用于磁盘驱动数据信号，使用正射极耦合逻辑(“PECL”)电路用于时钟驱动器。对于一个逻辑系列的电路指定的电压电平不落在对于与之不同的逻辑系列的电路指定的电压范围内，在这种意义上，这些逻辑电路互相之间一般不兼容。因此，数据就会丢失或者抗噪性被大大削弱。为此，接收器-转换器电路经常用于转换不同逻辑系列之间的信号。

除了将不同逻辑系列彼此连接，也希望能够将不同的系统彼此连接。例如，在许多应用中，期望具有能将数据传输到多媒体卡(MMC)并从其接收数据的微处理器，或者期望具有能将数据传输到安全数字输入输出(SDIO)系统并从其接收数据的微处理器，或者期望具有能将数据传输到诸如MMC和SDIO系统的多个系统并从其接收数据的微处理器。微处理器也被称为中央处理单元。这样，微处理器应该能与具有与该微处理器不同的并且彼此也不同的电压参数的一个或更多系统一起操作。连接不同的逻辑电路、不同的收发器、以及不同的系统需要使用不同的分立的转换器，以允许不同电路部件之间的通信。例如，系统可包括耦合到转换器的输入的多个分立的电路部件以及耦合到转换器的输出的分立的电路部件，其中，耦合到转换器的输出的分立的电路部件具有与连接到转换器的输入的一个或更多电路部件不同的工作电压。这导致较高的系统开销，这是因为由于每种类型的转换器用得很少，所以需要存储多种转换器，而且缺乏大规模经济的效益。

除了较高的成本，包含在不同电压下工作的部件的系统可能需要额外的电路来克服不兼容的电源电压电平或者可能被限制在可接受的电源电压内。例如，图1说明现有技术的用在多路复用应用中的逻辑电压转换器10，其中，耦合到转换器的输入的多个电路被限制为具有相同的电压电源电平。图1所示的是n沟道传输晶体管(passtransistor)12，其通过相应的单触发器(one-shot)16和22分别耦合到p沟道边缘调节(edge-adjusting)晶体管14和20。上拉电阻器18和24分别连接到p沟道边缘调节晶体管14和20。更具体地，n沟道传输晶体管12具有连接到输入/输出节点26的源极、连接到输入/输出节点28的漏极、以及耦合成接收工作电势源V_CC1的栅极。传输晶体管12的漏极通过单触发器16耦合到边缘调节晶体管14的栅极，传输晶体管12的源极通过单触发器22耦合到边缘调节晶体管20的栅极。传输晶体管12的源极连接到边缘调节晶体管14的漏极和上拉电阻器18的端子19，传输晶体管12的漏极连接到边缘调节晶体管20的漏极和上拉电阻器24的端子25。传输晶体管12的栅极连接到边缘调节晶体管14的源极和上拉电阻器18的端子21。边缘调节晶体管20的源极连接到上拉电阻器24的端子27，并和端子27一起耦合成接收工作电势源V_CC2。源区到基体(source-to-body)二极管13在传输晶体管12的源极和漏极之间形成。

传输晶体管12的源极、边缘调节晶体管14的漏极、以及上拉电阻器18的端子19共同连接在一起并连接到输入/输出节点26，边缘调节晶体管20的漏极以及上拉电阻器24的端子25共同连接在一起并连接到输入/输出节点28。

收发器30₁，30₂，...，30_n连接到逻辑转换器10。每个收发器30₁，30₂，...，30_n包括输入/输出晶体管32₁，32₂，...，32_n以及输入/输出缓冲器34₁，34₂，...，34_n，其中输入/输出晶体管32₁，32₂，...，32_n的漏极和输入/输出缓冲器34₁，34₂，...，34_n的输入端子分别连接到输入/输出节点31₁，31₂，...，31_n。每个收发器30₁，30₂，...，30_n耦合成接收工作电势源V_CC1。输入/输出晶体管32₁，32₂，...，32_n的栅极连接到控制电路36₁，36₂，...，36_n，输入/输出晶体管32₁，32₂，...，32_n的源极耦合成接收工作电势源V_ss1，并且输入/输出缓冲器34₁，34₂，...，34_n的输出端子分别连接到逻辑电路38₁，38₂，...，38_n。例如，工作电势源V_SS1是地。应注意，为了清楚的目的，控制电路36₁，36₂，...，36_n和逻辑电路38₁，38₂，...，38_n以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。收发器30₁，30₂，...，30_n的输入/输出节点31₁，31₂，...，31_n连接到逻辑电压转换器10的输入/输出节点26。

收发器40连接到逻辑电压转换器10的输入/输出节点28。收发器40包括输入/输出晶体管42和输入输出缓冲器44，其中输入/输出晶体管42的漏极和输入输出缓冲器44的输入端子连接到输入/输出节点56，其反过来连接到输入/输出节点28。收发器40耦合成接收工作电势源V_CC2。输入/输出晶体管42的栅极连接到控制电路46，输入/输出晶体管42的源极耦合成接收工作电势源V_SS2，输入/输出缓冲器44的输出端子连接到逻辑电路48。例如，工作电势源V_SS2是地。为了清楚的目的，控制电路46和逻辑电路48以方框的形式显示。控制和逻辑电路的类型对本领域技术人员来说是已知的。

在描述逻辑电压转换器10的工作之前，应注意，为了解释它的工作，假设电源电压V_CC2大于电源电压V_CC1，而该电源电压V_CC1假设大于传输晶体管12的阈值电压。然而，电源电压V_CC1可大于、小于、或等于电源电压V_CC2。而且，电源电压V_CC1对于每个收发器30₁，30₂，...，30_n来说都是相同的。逻辑低或逻辑零电压通过导通被选择的收发器30₁，30₂，...，30_n的输入/输出晶体管32₁，32₂，...，32_n中的一个而被传输到收发器40。用于从多个收发器中选择收发器的技术对于本领域技术人员来说是已知的。导通输入/输出晶体管32₁，32₂，...，32_n中的一个将相应的输入/输出节点31₁，31₂，...，31_n上的电压设置为逻辑低或逻辑零电压电平，该逻辑低或逻辑零电压电平被传输到输入/输出节点26。出现在输入/输出节点26上的逻辑低电压将传输晶体管12的栅极-源极电压设置为近似等于电源电压V_CC1。这样，传输晶体管12导通，将输入/输出节点28上的电压设置为等于逻辑零电压，例如近似地等于零伏。

收发器40通过导通输入/输出晶体管42将逻辑零电压传输到被选择的收发器30₁，30₂，...，30_n，这样将输入/输出节点56上的电压设置为逻辑低或逻辑零电压。输入/输出节点56上的逻辑零电压传输到输入/输出节点28，从而促使体二极管13变成正向偏压，导通传输晶体管12，并在输入/输出节点26上产生逻辑零电压。

通过截止输入/输出晶体管32₁，32₂，...，32_n以及输入/输出晶体管42，逻辑高或逻辑一电压被从输入/输出节点26传输到输入/输出节点28或者从输入/输出节点28传输到从输入/输出节点26。截止输入/输出晶体管32₁，32₂，...，32_n以及输入/输出晶体管42将传输晶体管12的栅极到源极电压设置为接近零伏特，由此截止传输晶体管12。由于传输晶体管12截止，因此出现在输入/输出节点26和28的电压分别等于电源电压V_CC1和V_CC2。逻辑转换器10的缺点是出现在输入/输出节点26的电压V_CC1会超过收发器模块30₁，30₂，...，30_n的最大工作电压，从而引起功率损耗增加并最终损坏它们中的一个或多个。逻辑转换器10的另一个缺点是用于每一个收发器30₁，30₂，...，30_n的电源电压是一样的。

因此，具有用于多路复用和转换多个电信号中的至少一个信号或者多路分配多个电信号中的至少一个信号的结构和方法是有用的。成本低廉的结构和方法更加有用。

附图说明

结合附图，对下列详细说明阅读后将更好地理解本发明，其中相同的附图标记表示相同的元件，其中：

图1是现有技术的逻辑转换器的电路示意图；

图2A和图2B都是根据本发明的实施方案的单片集成的多路复用器(multiplexer)-转换器-多路分配器(demultiplexer)的电路图；

图3A，图3B，图3C，以及图3D都是根据本发明的实施方案的单片集成的多路复用器-转换器-多路分配器的方框图；

图4是图3中的单片集成的多路复用器-转换器-多路分配器的另一方框图；

图5是图4中的单片集成的多路复用器-转换器-多路分配器的输入/输出级的一部分的电路示意图；

图6是图4中的单片集成的多路复用器-转换器-多路分配器的另一输入/输出级的一部分的电路示意图。

具体实施方式

一般地，本发明提供单片集成的双向的漏极开路自动检测的多路复用器-转换器-多路分配器，以及用于多路复用、转换、多路分配电信号的方法。根据本发明的一个实施方案，单片集成的多路复用器-转换器-多路分配器提供使得数据能够传送到在不同电源电压下工作的系统的电压电平转变。更具体地，以输入电压电源为参考的逻辑信号被转换成具有与输出电压电源匹配的逻辑电平的逻辑信号。以相似的方式，通过将具有以输出电压电源为参考的逻辑电平的输入信号转变成具有与输入电源电压匹配的逻辑电平的逻辑信号，电路就完成从输出到输入的转换。这允许转换器的输入侧上的电压逻辑信号被转换成输出侧上的电压信号，反之亦然。电路的多路复用器特征从多个数字数据输入源中选择一个数据源并提供单通道的输出信号。这允许数据被从多个输入端口中的任一个传输到输出端口，或者从输出端口传输到多个输入端口之一。此外，自动检测电路使得数据通道能够独立地确定数据流的方向而不包括定向管脚。每一条数据线都可配置成单向的输入或输出数据端口或双向的输入或输出数据端口。

根据另一实施方案，提供了一种用于多路复用和电平转变电信号的方法。将多个电信号提供给单片集成电路，其中单片集成电路从多个电信号中选择一个电信号。调整所选择的电信号的信号电平以形成电平被转变的所选择的电信号。

根据另一实施方案，提供了一种用于多路复用和电平转变第一电信号或者电平转变和多路分配第二电信号的方法。电信号可通过下述步骤而被多路复用和电平转变：将多个电信号提供给单片集成电路；使用单片集成电路选择多个电信号中的第一电信号；调节所选择的第一电信号的信号电平以形成电平被转变的第一电信号。第二电信号通过下述步骤而被多路分配：将第二电信号提供给单片集成电路；使用单片集成电路来调节第二电信号的信号电平以形成电平被转变的第二电信号；以及将电平被转变的第二电信号传输到多个输入/输出节点。

应注意，逻辑零电压电平(VOL)也被称为逻辑低电压并且逻辑零电压的电压电平是电源电压和逻辑系列类型的函数。例如，在互补金属-氧化物-半导体(COMS)逻辑系列中，逻辑零电压可以是电源电压电平的百分之三十。在五伏特的晶体管-晶体管逻辑(TTL)系统中，逻辑低电压电平可为大约0.8伏特，然而对于5伏特的CMOS系统，逻辑零电压电平可为大约1.5伏特。逻辑一电压电平(VOH)也被称为逻辑高电压电平，且象逻辑零电压电平一样，逻辑高电压电平也是电源电压和逻辑系列类型的函数。例如，在COMS系统中，逻辑一电压可以是电源电压电平的约百分之七十。在五伏特的TTL系统中，逻辑一电压可为大约2.4伏特，然而对于5伏特的CMOS系统，逻辑一电压可为大约3.5伏特。

此外，晶体管的源极和漏极被称为载流电极、电流传导电极、或者载流端子，且栅极被称为控制电极或控制端子。收发器也被称为收发器电路。

图2A和图2B是根据本发明的一个实施方式的单片集成的多路复用器-转换器-多路分配器100的电路示意图。应注意，图2A和图2B一起形成单片集成的多路复用器-转换器-多路分配器100的电路示意图，因此共同被称为图2。然而，为了清楚起见，电路示意图100被显示在两幅图上，即图2A和图2B。图2中所示的是n沟道传输晶体管102₁，其通过相应的单触发器106₁和112₁分别耦合到p沟道边缘调节晶体管104₁和110₁。上拉电阻器108₁和114₁分别从p沟道边缘调节晶体管104₁和110₁的源极到漏极进行连接。更具体地，n沟道传输晶体管102₁具有连接到输入/输出节点120₁的源极、连接到输入/输出节点128的漏极、以及耦合成接收工作电势源V_A1的栅极。传输晶体管102₁的漏极通过单触发器(“OS”)106₁耦合到边缘调节晶体管104₁的栅极，传输晶体管102₁的源极通过单触发器(“OS”)112₁连接到边缘调节晶体管110₁的栅极。传输晶体管102₁的源极还被连接到边缘调节晶体管104₁的漏极和上拉电阻器108₁的端子109₁，传输晶体管102₁的漏极还连接到边缘调节晶体管110₁的漏极和上拉电阻器114₁的端子115₁。传输晶体管102₁的栅极连接到p沟道边缘调节晶体管104₁的源极和上拉电阻器108₁的端子111₁。此外，传输晶体管102₁的栅极耦合成接收工作电势源V_A1。边缘调节晶体管110₁的源极连接到上拉电阻器114₁的端子117₁。端子117₁和边缘调节晶体管110₁的源极耦合成接收工作电势源V_c。从传输晶体管102₁的源极和漏极形成源区到基体二极管105₁。

传输晶体管102₁的源极、边缘调节晶体管104₁的漏极、以及上拉电阻器108₁的端子109₁共同连接即连接在一起，还连接到输入/输出节点120₁；边缘调节晶体管110₁的漏极和上拉电阻器114₁的端子115₁共同连接即连接在一起，还连接到输入/输出节点128。

晶体管102₁和104₁、基体二极管105₁、单触发器106₁，以及上拉电阻器108₁形成了单片集成的多路复用器-转换器-多路分配器100的通道119₁的输入级103₁。晶体管110₁、电阻器114₁，以及单触发器112₁形成了单片集成的多路复用器-转换器-多路分配器100的通道119₁的输出级107₁。

n沟道传输晶体管102₂通过相应的单触发器106₂和112₂分别耦合到p沟道边缘调节晶体管104₂和110₂。上拉电阻器108₂和114₂分别从p沟道边缘调节晶体管104₂和110₂的源极到漏极进行连接。更具体地，n沟道传输晶体管102₂具有连接到输入/输出节点120₂的源极、连接到输入/输出节点128的漏极、以及耦合成接收工作电势源V_A2的栅极。传输晶体管102₂的漏极通过单触发器106₂耦合到边缘调节晶体管104₂的栅极，传输晶体管102₂的源极通过单触发器112₂连接到边缘调节晶体管110₂的栅极。传输晶体管102₂的源极还连接到边缘调节晶体管104₂的漏极和上拉电阻器108₂的端子109₂，传输晶体管102₂的漏极还连接到边缘调节晶体管110₂的漏极和上拉电阻器114₂的端子115₂。传输晶体管102₂的栅极连接到p沟道边缘调节晶体管104₂的源极和上拉电阻器108₂的端子111₂。边缘调节晶体管110₂的源极连接到上拉电阻器114₂的端子117₂。端子117₂和边缘调节晶体管104₂的源极耦合成接收工作电势源V_c。源区到基体二极管105₂形成在传输晶体管102₂的源极和漏极之间。

导通晶体管102₂的源极、边缘调节晶体管104₂的漏极、以及上拉电阻器108₂的端子109₂共同连接且还连接到输入/输出节点120₂，边缘调节晶体管110₂的漏极和上拉电阻器114₂的端子115₂共同连接且还连接到输入/输出节点128。

晶体管102₂和104₂、基体二极管105₂、单触发器106₂、以及上拉电阻器108₂形成了单片集成的多路复用器-转换器-多路分配器100的通道119₂的输入级103₂。晶体管110₂、上拉电阻器114₂、以及单触发器112₂形成了单片集成的多路复用器-转换器-多路分配器100的通道119₂的输出级107₂。

n沟道传输晶体管102_n通过相应的单触发器106_n和112_n分别耦合到p沟道边缘调节晶体管104_n和110_n，其中n是整数。上拉电阻器108_n和114_n分别从p沟道边缘调节晶体管104_n和110_n的源极到漏极进行连接。更具体地，n沟道传输晶体管102_n具有连接到输入/输出节点120_n的源极、连接到输入/输出节点128的漏极、以及耦合成接收工作电势源V_An的栅极。传输晶体管102_n的漏极通过单触发器106_n耦合到边缘调节晶体管104_n的栅极，传输晶体管102_n的源极通过单触发器112_n连接到边缘调节晶体管110_n的栅极。传输晶体管102_n的源极连接到边缘调节晶体管104_n的漏极和上拉电阻器108_n的端子109_n，传输晶体管102_n的漏极连接到边缘调节晶体管110_n的漏极和上拉电阻器114_n的端子115_n。传输晶体管102_n的栅极连接到p沟道边缘调节晶体管104_n的源极和上拉电阻器108_n的端子111_n。边缘调节晶体管110_n的源极连接到上拉电阻器114_n的端子117_n，边缘调节晶体管110_n的源极和端子117_n耦合成接收工作电势源V_c。源区到基体二极管105_n形成在传输晶体管102_n的源极和漏极之间。

导通晶体管102_n的源极、边缘调节晶体管104_n的漏极、以及上拉电阻器108_n的端子109_n共同连接且还连接到输入/输出节点120_n，边缘调节晶体管110_n的漏极和上拉电阻器114_n的端子115_n共同连接在一起且还连接到输入/输出节点128。边缘调节晶体管110₁，110₂，...，110_n和上拉电阻器114₁，114₂，...，114_n的端子117₁，117₂，...，117_n共同连接在一起。

晶体管102_n和104_n、基体二极管105_n、单触发器106_n、以及上拉电阻器108_n形成了单片集成的多路复用器-转换器-多路分配器100的通道119_n的输入级103_n，晶体管110_n、电阻器114_n、以及单触发器112_n形成了单片集成的多路复用器-转换器-多路分配器100的通道119_n的输出级107_n。

收发器130₁，130₂，...，130_n分别连接到通道119₁，119₂，...，119_n的输入输出节点120₁，120₂，...，120_n。每一个收发器130₁，130₂，...，130_n包括输入/输出晶体管132₁，132₂，...，132_n以及输入/输出缓冲器134₁，134₂，...，134_n，其中输入/输出晶体管132₁，132₂，...，132_n的漏极和缓冲器134₁，134₂，...，134_n的输入端子分别连接到输入/输出节点131₁，131₂，...，131_n。每一个收发器130₁，130₂，...，130_n分别耦合成接收工作电势源或电源电压V_CC1，V_CC2，...，V_CCn。应注意，电源电压V_CC1，V_CC2，...，V_CCn的电压可相同或不同。输入/输出晶体管132₁，132₂，...，132_n的栅极连接到控制电路136₁，136₂，...，136_n，输入/输出晶体管132₁，132₂，...，132_n的源极分别耦合成接收工作电势源或电源电压V_SS1，V_SS2，...，V_SSn，输入/输出缓冲器134₁，134₂，...，134_n的输出端子分别连接到逻辑电路138₁，138₂，...，138_n。应注意，为了清楚起见，控制电路134₁，134₂，...，134_n和逻辑电路138₁，138₂，...，138_n以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。收发器130₁，130₂，...，130_n的输入/输出节点131₁，131₂，...，131_n分别连接到输入/输出节点120₁，120₂，...，120_n。

收发器140连接到输入/输出节点128。收发器140包括输入/输出晶体管142以及输入输出缓冲器144，其中输入/输出晶体管142的漏极与输入/输出缓冲器144的输入端子一起连接到输入/输出节点156，该输入/输出节点156连接到输入/输出节点128。收发器140耦合成接收工作电势源V_CCA。输入/输出晶体管142的栅极连接到控制电路146，输入/输出晶体管142的源极耦合成接收工作电势源V_SS，输入/输出缓冲器144的输出端子连接到逻辑电路148。应注意，为了清楚起见，控制电路146和逻辑电路148以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。

工作时，地址通过选择器电路126被放在地址节点上，以启动多个收发器130₁，130₂，...，130_n中的期望的收发器并使其它的收发器无效。例如，可能期望从收发器130₁向收发器140传输逻辑零电压。这样，用于收发器130₁的地址放置在地址节点126上以启动收发器130₁并使收发器130₂至130_n无效。控制电路134₁导通输入/输出晶体管132₁，致使输入/输出节点131₁的电压等于逻辑零电压电平，该逻辑零电压电平传输到输入/输出节点120₁，由此将传输晶体管102₁的源极的电压设置为逻辑零电平。传输晶体管102₁的栅极到源极电压近似等于电源电压VA₁，该电源电压V_A1导通传输晶体管102₁并将输入/输出节点128的电压设置为等于大约零伏特。应注意，只要电压V_A1大于晶体管102₁的阈值电压，传输晶体管102₁就导通。

收发器140通过导通输入输出晶体管142将逻辑零电压传输到被选择的收发器130₁，导通输入输出晶体管142将输入/输出节点146的电压设置为逻辑低或逻辑零电压。输入/输出节点146上的逻辑零电压传输到输入/输出节点128，致使源极到漏极的基体二极管105₁变成正向偏压，且传输晶体管102₁的栅极到源极的电压等于V_A1减去基体二极管105₁的电压降。如果传输晶体管102₁的栅极到源极的电压大于传输晶体管102₁的阈值电压，则传输晶体管102₁就导通并将输入/输出节点120₁上的电压下拉到逻辑零电压电平。该逻辑零电压通过输入/输出节点131₁被传输给收发器130₁。

对于被选择的收发器130₁，通过截止输入/输出晶体管132₁和142，逻辑高或逻辑一电压被从收发器130₁传输到收发器140或者从收发器140传输到130₁。更具体地，通过截止输入/输出晶体管132₁和142，逻辑高电压被从输入/输出节点120₁传输到输入/输出节点128或者从输入/输出节点128传输到输入/输出节点120₁。截止输入/输出晶体管132₁和142将传输晶体管102₁的栅极到源极的电压设置为近似零电压，由此截止传输晶体管102₁。由于传输晶体管102₁是截止的，因此出现在输入/输出节点120₁和128处的电压分别等于电源电压V_A1和V_C。

作为另一种选择，可能期望从收发器130_n向收发器140传输逻辑低或逻辑零电压。这样，用于收发器130_n的地址通过选择器电路126被放置在地址节点上以启动收发器130_n并使收发器130₁到130_n-1无效。控制电路134_n导通输入/输出晶体管132_n，致使输入/输出节点131_n的电压等于逻辑零电压，例如近似零伏特。逻辑零电压传输到输入/输出节点120_n，由此将传输晶体管102_n的源极电压设置为近似零伏特。这样，传输晶体管102_n的栅极到源极的电压为近似等于电源电压V_An，该电源电压V_An导通传输晶体管102_n并将输入/输出节点128的电压设置为等于近似零伏特。应注意，只要电压V_An大于晶体管102_n的阈值电压，则传输晶体管102_n就导通。

收发器140通过导通输入输出晶体管142将逻辑零电压传输到被选择的收发器130_n，导通输入输出晶体管142将输入/输出节点156的电压设置为逻辑低或逻辑零电压。输入/输出节点156的逻辑零电压被传输到输入/输出节点128，致使栅极到漏极的基体二极管105_n变成正向偏压，且传输晶体管102_n的栅极到源极的电压等于电压V_An减去基体二极管105_n的电压降。如果传输晶体管102_n的栅极到源极的电压大于传输晶体管102_n的阈值电压，则传输晶体管102_n就导通并将输入/输出节点120_n上的电压下拉到逻辑零电压电平。逻辑零电压通过输入/输出节点131_n传输给收发器130_n。

对于被选择的收发器130_n，通过截止输入/输出晶体管132_n和142，逻辑高电压或逻辑一电压被从输入/输出节点120_n传输到输入/输出节点128或者从输入/输出节点128传输到输入/输出节点120_n。截止输入/输出晶体管132_n和142将传输晶体管102_n的栅极到源极的电压设置为近似零电压，由此截止传输晶体管102_n。由于传输晶体管102_n是截止的，因此出现在输入/输出节点120_n和128处的电压分别等于电源电压V_An和V_C。

图3A，图3B，图3C，图3D和图4是根据本发明另一实施方式的单片集成的多路复用器-转换器-多路分配器200的方框图。应注意图3A，图3B，图3C，和图3D一起形成单片集成的多路复用器-转换器-多路分配器200的电路示意图并因此共同被称为图3。然而，为了清楚起见，电路示意图200被显示在四幅图中，即图3A，图3B，图3C，和图3D。应注意图3和图4被一起描述，并且包括图4以更清楚地说明：单片集成的多路复用器-转换器-多路分配器200包括输入/输出部分201₁，201₂，...，201_m，其中m为整数。分别地，输入/输出选择部分201₁包括单片集成的多路复用器-转换器-多路分配器结构203₁，203₂，...，203_n；输入/输出选择部分201₂包括单片集成的多路复用器-转换器-多路分配器的部分207₁，207₂，...，207_n；输入/输出选择部分201_m包括单片集成的多路复用器-转换器-多路分配器部分211₁，211₂，...，211_n，其中n可以是等于m的整数。

图4进一步说明：单片集成的多路复用器-转换器-多路分配器结构203₁，203₂，...，203_n包括分别耦合到相应的一组输入/输出结构206₁，206₂，...，206_n的一组输入/输出结构204₁，204₂，...，204_n；单片集成的多路复用器-转换器-多路分配器结构207₁，207₂，...，207_n包括分别耦合到相应的一组输入/输出结构210₁，210₂，...，210_n的一组输入/输出结构208₁，208₂，...，208_n；单片集成的多路复用器-转换器-多路分配器结构211₁，211₂，...，211_n包括分别耦合到相应的一组输入/输出结构214₁，214₂，...，214_n的一组输入/输出结构212₁，212₂，...，212_n。应注意：输入/输出节点216₁对输入/输出结构206₁，210₁，...，214₁是公共的节点，输入/输出节点216₂对输入/输出结构206₂，210₂，...，214₂是公共的节点，输入/输出节点216_n对输入/输出结构206_n，210_n，...，214_n是公共的节点；输入/输出节点218₁对输入/输出结构206₁，210₁，...，214₁是公共的节点，输入/输出节点218₂对输入/输出结构206₂，210₂，...，214₂是公共的节点，输入/输出节点218_n对输入/输出结构206_n，210_n，...，214_n是公共的节点。为了清楚起见，这些公共连接没有在图4中显示，但在图3中显示。这样，图3和图4以及它们的描述应一起看。

单片集成的多路复用器-转换器-多路分配器结构203₁，203₂，...，203_n也被称为双向数据传输级、传输通道、传导通道、或数据通道，该结构203₁，203₂，...，203_n包括分别耦合到输入/输出级206₁至206_n的输入/输出级204₁至204_n；单片集成的多路复用器-转换器-多路分配器结构207₁，207₂，...，207_n也被称为双向数据传输级、传输通道、传导通道、或数据通道，该结构207₁，207₂，...，207_n包括分别耦合到输入/输出级210₁至210_n的输入/输出级208₁至208_n；单片集成的多路复用器-转换器-多路分配器结构211₁，211₂，...，211_n也被称为双向数据传输级、传输通道、传导通道、或数据通道，该结构211₁，211₂，...，211_n包括分别耦合到输入/输出级214₁至214_n的输入/输出级212₁至212_n。

图3进一步说明，输入/输出结构208₁的输入/输出节点连接到输入/输出结构206₁的输入/输出节点以及输入/输出结构210₁的输入/输出节点，输入/输出结构208₁的输出端子连接到输入/输出结构210₁的输入端子。仍然参照图3，输入/输出结构208₂的输入/输出节点连接到输入/输出结构206₂的输入/输出节点以及输入/输出结构210₂的输入/输出端子，输入/输出结构208₂的输出端子连接到输入/输出结构210₂的输入端子。输入/输出结构208_n的输入/输出节点连接到输入/输出结构206_n的输入/输出节点以及输入/输出结构210_n的输入/输出节点，输入/输出结构208_n的输出端子连接到输入/输出结构210_n的输入端子。输入/输出结构212₁的输入/输出节点耦合到输入/输出结构210₁的输入/输出节点并连接到输入/输出结构214₁的输入/输出节点，输入/输出结构212₁的输出端子连接到输入/输出结构214₁的输入端子。输入/输出结构212₂的输入/输出节点耦合到输入/输出结构210₂的输入/输出节点并连接到输入/输出结构214₂的输入/输出节点，输入/输出结构212₂的输出端子连接到输入/输出结构214₂的输入端子。输入/输出结构212_n的输入/输出节点耦合到输入/输出结构210_n的输入/输出节点并连接到输入/输出结构214_n的输入/输出节点，输入/输出结构212_n的输出端子连接到输入/输出结构214_n的输入端子。

输入/输出结构204₁，204₂，...，204_n分别耦合成接收电压V_A1，V_A2，...，V_An；输入/输出结构208₁，208₂，...，208_n分别耦合成接收电压V_B1，V_B2，...，V_Bn；输入/输出结构212₁，212₂，...，212_n分别耦合成接收电压V_z1，V_z2，...，V_zn。

收发器电路229₁耦合到单片集成的多路复用器-转换器-多路分配器200。收发器电路229₁包括收发器部分或部件230₁，230₂，...，230_n，所述的230₁，230₂，...，230_n分别连接到通道203₁，203₂，...，203_n的输入/输出节点220₁，220₂，...，220_n。每个收发器部件230₁，230₂，...，230_n包括输入/输出晶体管232₁，232₂，...，232_n以及输入/输出缓冲器234₁，234₂，...，234_n，其中输入/输出晶体管232₁，232₂，...，232_n的漏极以及缓冲器234₁，234₂，...，234_n的输入端子分别连接到输入/输出节点231₁，231₂，...，231_n。每个收发器部件230₁，230₂，...，230_n耦合成接收工作电势源或电源电压V_CC1。输入/输出晶体管232₁，232₂，...，232_n的栅极分别连接到控制电路236₁，236₂，...，236_n；输入/输出晶体管232₁，232₂，...，232_n的源极分别耦合成接收工作电势源或电源电压V_SS1；输入/输出缓冲器234₁，234₂，...，234_n的输出端子分别连接到逻辑电路238₁，238₂，...，238_n。应注意，为了清楚起见，控制电路236₁，236₂，...，236_n和逻辑电路238₁，238₂，...，238_n以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。收发器部件230₁，230₂，...，230_n的输入/输出节点231₁，231₂，...，231_n分别连接到输入/输出节点220₁，220₂，...，220_n。

收发器电路229₂耦合到单片集成的多路复用器-转换器-多路分配器200。收发器电路229₂包括收发器部分或部件260₁，260₂，...，260_n，所述的260₁，260₂，...，260_n分别连接到通道207₁，207₂，...，207_n的输入/输出节点221₁，221₂，...，221_n。每个收发器部件260₁，260₂，...，260_n包括输入/输出晶体管262₁，262₂，...，262_n以及输入/输出缓冲器264₁，264₂，...，264_n，其中输入/输出晶体管262₁，262₂，...，262_n的漏极以及缓冲器264₁，264₂，...，264_n的输入端子分别连接到输入/输出节点261₁，261₂，...，261_n。每个收发器部件260₁，260₂，...，260_n耦合成接收工作电势源或电源电压V_CC2。输入/输出晶体管262₁，262₂，...，262_n的栅极分别连接到控制电路266₁，266₂，...，266_n；输入/输出晶体管262₁，262₂，...，262_n的源极分别耦合成接收工作电势源或电源电压V_SS2；输入/输出缓冲器264₁，264₂，...，264_n的输出端子分别连接到逻辑电路268₁，268₂，...，268_n。为了清楚起见，控制电路264₁，264₂，...，264_n和逻辑电路268₁，268₂，...，268_n以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。收发器部件260₁，260₂，...，260_n的输入/输出节点261₁，261₂，...，261_n分别连接到单片集成的多路复用器-转换器-多路分配器200的输入/输出节点221₁，221₂，...，221_n。

收发器电路229_m耦合到单片集成的多路复用器-转换器-多路分配器200。收发器电路229_m包括收发器部分或部件270₁，270₂，...，270_n，所述的260₁，270₂，...，270_n分别连接到通道211₁，211₂，...，211_n的输入/输出节点223₁，223₂，...，223_n。每个收发器部件270₁，270₂，...，270_n包括输入/输出晶体管272₁，272₂，...，272_n以及输入/输出缓冲器274₁，274₂，...，274_n，其中输入/输出晶体管272₁，272₂，...，272_n的漏极以及缓冲器274₁，274₂，...，274_n的输入端子分别连接到输入/输出节点271₁，271₂，...，271_n。每个收发器部件270₁，270₂，...，270_n耦合成接收工作电势源或电源电压V_CCn。输入/输出晶体管272₁，272₂，...，272_n的栅极分别连接到控制电路276₁，276₂，...，276_n；输入/输出晶体管272₁，272₂，...，272_n的源极分别耦合成接收工作电势源或电源电压V_SSn；输入/输出缓冲器274₁，274₂，...，274_n的输出端子分别连接到逻辑电路278₁，278₂，...，278_n。应注意，为了清楚起见，控制电路276₁，276₂，...，276_n和逻辑电路278₁，278₂，...，278_n以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。收发器部件270₁，270₂，...，270_n的输入/输出节点271₁，271₂，...，271_n分别连接到单片集成的多路复用器-转换器-多路分配器200的输入/输出节点223₁，223₂，...，223_n。应注意，电源电压V_CC1，V_CC2，...，V_CCn可相同或不同。同样地电压V_SS1，V_SS2，...，V_SSn也可以相同或不同。

具有输入/输出节点243₁，243₂，...，243_n的收发器电路240分别连接到通道203₁，203₂，...，203_n的输入/输出节点216₁，216₂，...，216_n。收发器电路240包含收发器部分或部件241₁，241₂，...，241_n，所述部件241₁，241₂，...，241_n包括输入/输出晶体管242₁，242₂，...，242_n以及输入/输出缓冲器244₁，244₂，...，244_n，其中输入/输出晶体管242₁，242₂，...，242_n的漏极以及缓冲器244₁，244₂，...，244_n的输入端子分别连接到输入/输出节点243₁，243₂，...，243_n。每个收发器部件241₁，241₂，...，241_n耦合成接收工作电势源或电源电压V_C。输入/输出晶体管242₁，242₂，...，242_n的栅极分别连接到控制电路246₁，246₂，...，246_n；输入/输出晶体管242₁，242₂，...，242_n的源极分别耦合成接收工作电势源或电源电压V_SS；输入/输出缓冲器244₁，244₂，...，244_n的输出端子分别连接到逻辑电路248₁，248₂，...，248_n。应注意为了清楚起见，控制电路246₁，246₂，...，246_n和逻辑电路248₁，248₂，...，248_n以方框的形式显示，控制和逻辑电路的类型对本领域技术人员来说是已知的。收发器电路240的输入/输出节点243₁，243₂，...，243_n分别连接到通道203₁，203₂，...，203_n的输入/输出节点216₁，216₂，...，216_n。

例如，收发器电路229₁，229₂以及240是SDIO系统。作为另一种选择，收发器电路229₁，229₂以及240是MMC的。根据其它可选择的实施方式，收发器电路229₁是SDIO系统且收发器电路240是MMC，或者收发器电路229₁是MMC且收发器电路240是SDIO系统，或者收发器电路229₁和229₂是SDIO系统且收发器电路240是MMC，等等。

现在参考图5，每一个输入输出结构204₁至204_n，208₁至208_n以及212₁至212_n包含通过单触发器306耦合到p沟道边缘调节晶体管304的n沟道传输晶体管302、以及从p沟道边缘调节晶体管304的源极连接到漏极的上拉电阻器308。更具体地，n沟道传输晶体管302具有连接到输入/输出节点310的源极、连接到输出节点316的漏极、以及连接到输入/输出节点305的栅极。传输晶体管302的漏极通过单触发器306耦合到边缘调节晶体管304的栅极和输出节点312。传输晶体管302的栅极连接到边缘调节晶体管304的源极和到上拉电阻器308的端子314。此外，传输晶体管302的栅极连接到输出节点305。传输晶体管302的源极也连接到边缘调节晶体管304的漏极和上拉电阻器308的端子318。源区到基体二极管320形成在传输晶体管302的源极和漏极之间。

现在参考图6，每一个输入/输出结构206₁至206_n，210₁至210_n以及214₁至214_n包含连接到p沟道边缘导通晶体管334的单触发器336、以及从p沟道边缘调节晶体管334的源极连接到漏极的上拉电阻器338。边缘调节晶体管334的源极连接到上拉电阻器338的端子340和输入/输出节点332。p沟道边缘调节晶体管334的漏极连接到上拉电阻器338的端子342和输入/输出节点344。单触发器336的输入连接到输入节点346。

当输入/输出结构204₁至204_n连接到对应的输入/输出结构206₁至206_n，210₁至210_n以及214₁至214_n(如图3和图4所示)时，则输出节点316连接到输入节点346且输入/输出节点312连接到输入/输出节点344。如此，传输晶体管302的源极连接到单触发器336的输入，传输晶体管302的漏极和边缘调节晶体管334的漏极彼此电连接，并且边缘调节晶体管334的源极和上拉电阻器338的端子340彼此电连接。如此，传输晶体管302的源极、边缘调节晶体管304的漏极和电阻器308的端子318共同连接，即连接在一起，还连接到输入/输出节点310；边缘调节晶体管334的漏极和电阻器338的端子342共同连接即连接在一起，还连接到输入/输出节点344。

在工作中，选择器电路，例如图3D所示的选择器电路360，在收发器电路229₁，229₂，229_m之间选择，以传输数据给收发器140或从收发器240接受数据。换句话说，选择器电路360从收发器部件组230₁到230_n，262₁到262_n，270₁到270_n之一中选择，以传输数据给收发器240或从收发器240接受数据。向收发器电路组229₁至229_m中的被选择的收发器电路传输数据和从其传输数据的操作类似于参考图2对收发器130₁，130₂，...，130_n和收发器140的描述。

到现在，应认识到，已经提出一种单片集成的多路复用器-转换器-多路分配器、和一种用于多路复用和电平转变第一电信号或电平转变和多路分配第二电信号的方法。在允许许多不同类型的系统和电路之间的接口方面增加了设计的多样性。因为电子学的趋势是朝向增加系统复杂度而同时降低工作电源电压，因此使用目前最高水平技术设计的系统和电路能够与使用较老的以及可能过时的技术设计的系统和电路进行接口连接。例如，单片集成的多路复用器-转换器-多路分配器能够与工作在多个工作电压的不同系统进行接口连接。

虽然具体的实施方式已经在这里公开，但是并不意味着本发明被限制在所公开的实施方式里。本领域技术人员应认识到，可以进行修改和变化而不脱离本发明的精神。意味着本发明包括落入随附的权利要求的范围内的所有这些修改和变化。

Claims (9)

1.一种单片集成的多路复用器-转换器-多路分配器，包括：

第一双向数据传输级，所述第一双向数据传输级具有第一节点、第二节点以及第三节点，所述第三节点耦合成接收第一工作电势源；

第二双向数据传输级，所述第二双向数据传输级具有第一节点、第二节点以及第三节点，所述第二双向数据传输级的所述第一节点耦合到所述第一双向数据传输级的所述第二节点，所述第二双向数据传输级的所述第二节点耦合到所述第一双向数据传输级的所述第一节点，所述第二双向数据传输级的所述第三节点耦合成接收第二工作电势源；

第三双向数据传输级，所述第三双向数据传输级具有第一节点、第二节点以及第三节点，所述第三双向数据传输级的所述第二节点耦合到所述第二双向数据传输级的所述第一节点，所述第三双向数据传输级的所述第三节点耦合成接收第三工作电势源；以及

第四双向数据传输级，所述第四双向数据传输级具有第一节点、第二节点以及第三节点，所述第四双向数据传输级的所述第一节点耦合到所述第三双向数据传输级的所述第二节点，所述第四双向数据传输级的所述第二节点耦合到所述第三双向数据传输级的所述第一节点，所述第四双向数据传输级的所述第三节点耦合成接收所述第二工作电势源。

2.如权利要求1所述的单片集成的多路复用器-转换器-多路分配器，其中所述第一双向数据传输级包括：

第一晶体管，所述第一晶体管具有第一载流电极、第二载流电极以及控制电极，所述控制电极耦合成接收所述第一工作电势源，所述第一载流电极作为所述第一双向数据传输级的所述第一节点，所述第二载流电极作为所述第一双向数据传输级的所述第二节点；

第二晶体管，所述第二晶体管具有第一载流电极、第二载流电极以及控制电极，所述第二晶体管的所述第一载流电极耦合成接收所述第一工作电势源，所述第二晶体管的所述第二载流电极耦合到所述第一晶体管的所述第一载流电极；

第一单触发器，所述第一单触发器耦合在所述第一晶体管的所述第二载流电极和所述第二晶体管的所述控制电极之间；以及

第一电阻器，所述第一电阻器从所述第二晶体管的所述第一载流电极耦合到所述第二晶体管的所述第二载流电极。

3.如权利要求2所述的单片集成的多路复用器-转换器-多路分配器，其中所述第二双向数据传输级包括：

第三晶体管，所述第三晶体管具有控制电极、第一载流电极以及第二载流电极，所述第三晶体管的所述第一载流电极作为所述第二双向数据传输级的所述第三节点，所述第三晶体管的所述第二载流电极作为所述第二双向数据传输级的所述第二节点；

第二单触发器，所述第二单触发器耦合在所述第一双向数据传输级的所述第一节点和所述第三晶体管的所述控制电极之间；以及

第二电阻器，所述第二电阻器从所述第三晶体管的所述第一载流电极耦合到所述第三晶体管的所述第二载流电极。

4.如权利要求1所述的单片集成的多路复用器-转换器-多路分配器，还包括从所述的第一双向数据传输级、第二双向数据传输级、第三双向数据传输级以及第四双向数据传输级中选择至少一个双向数据传输级的选择器。

5.如权利要求1所述的单片集成的多路复用器-转换器-多路分配器，还包括耦合到所述第二双向数据传输级的中央处理单元和耦合到所述第一双向数据传输级的至少两个SDIO系统。

6.一种单片集成的多路复用器-转换器-多路分配器，包括：

第一传导通道，所述第一传导通道具有至少两个输入和至少两个输出，其中所述至少两个输入中的第一输入耦合成接收第一电势源，所述至少两个输入中的第二输入作为第一输入/输出节点，所述至少两个输出中的第一输出耦合成接收第二电势源，所述至少两个输出中的第二输出作为第二输入/输出节点；以及

第二传导通道，所述第二传导通道具有至少两个输入和至少两个输出，其中所述至少两个输入中的第一输入耦合成接收第三电势源，所述至少两个输入中的第二输入作为第三输入/输出节点，所述至少两个输出中的第一输出耦合到所述第一传导通道的所述至少两个输出中的所述第一输出，所述至少两个输出中的第二输出耦合到所述第一传导通道的所述至少两个输出中的所述第二输出。

7.如权利要求6所述的单片集成的多路复用器-转换器-多路分配器，还包括：

第三传导通道，所述第三传导通道具有至少两个输入和至少两个输出，其中所述至少两个输入中的第一输入耦合成接收第四电势源，所述至少两个输入中的第二输入作为第四输入/输出节点，所述至少两个输出中的第一输出耦合到所述第一传导通道的所述至少两个输出中的所述第一输出，所述至少两个输出中的第二输出耦合到所述第一传导通道的所述至少两个输出中的所述第二输出。

8.一种用于多路复用和电平转变第一电信号或电平转变和多路分配第二电信号的方法，其包括：

通过以下步骤多路复用和电平转变所述第一电信号：

向单片集成电路提供多个电信号，其中所述单片集成电路包括多个传导通道，其中所述多个电信号中的每个电信号对应于所述多个传导通道中的一个传导通道，并且其中所述多个传导通道中的一个或多个传导通道能够以第一方向和第二方向传输电信号，所述第二方向与所述第一方向相反；

使用所述单片集成电路选择所述多个电信号中的所述第一电信号；以及

调节所选择的所述第一电信号的信号电平以形成电平被转变的第一电信号；或者

通过以下步骤多路分配所述第二电信号：

向所述单片集成电路提供第二电信号；

使用所述单片集成电路调节所述第二电信号的信号电平，以形成电平被转变的第二电信号；以及

传输所述电平被转变的第二电信号到多个输入/输出节点。

9.如权利要求8所述的方法，其中所述提供第二电信号的步骤包括从中央处理单元提供所述第二电信号，且所述向单片集成电路提供多个电信号的步骤包括提供多个电信号作为多个电压信号。

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