KR101561856B1 - 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 회로및 방법 - Google Patents

모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 회로및 방법 Download PDF

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Abstract

모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 및 전기 신호를 멀티플렉싱 및 트랜스레이트 또는 전기 신호를 디멀티플렉싱 및 트랜스레이트하기 위한 방법. 멀티플렉서 및 디멀티플렉서는 트랜스레이터와 모놀리식으로 집적된다. 서로로부터 상이한 전압 공급 레벨들에서 동작하는 회로들은 멀티플렉서에 결합될 수 있고, 멀티플렉서에 결합된 회로들로부터 상이한 전압 공급 레벨에서 동작하는 회로 또는 멀티플렉서에 결합된 적어도 하나의 회로들로서 동일한 전압 공급 레벨에서 동작하는 회로는 디멀티플렉서에 결합된다. 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서는 멀티플렉서에 결합된 회로들 중 하나로부터 신호를 선택하고, 이의 전압 레벨을 변환하며, 출력 신호로서 변환된 신호 레벨을 제공한다. 또한, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서는 전기 신호로부터 디멀티플렉스된 신호들을 생성하고 디멀티플렉스된 신호들의 전압 레벨들을 변환한다.
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모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서, 동작 전위, 레벨 쉬프트

Description

모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 회로 및 방법{MONOLITHICALLY INTEGRATED MULTIPLEXER-TRANSLATOR-DEMULTIPLEXER CIRCUIT AND METHOD}
본 발명은 일반적으로 전자 공학에 관한 것으로서, 보다 상세하게는, 반도체 소자 및 구조물을 형성하는 방법에 관한 것이다.
복수의 전자 시스템들은 상이한 논리군들의 집적 회로들을 사용하여 구현된다. 예를 들어, 컴퓨터 시스템들은 컴퓨터적 기능들을 수행하기 위하여 CMOS(complementary metal-oxide-semiconductor) 회로들, 디스크 드라이브 데이터 신호들을 위한 LVDS(low voltage differential signaling) 회로들, 및 클럭 드라이버들을 위한 PECL(positive emitter-copled logic) 회로들을 흔히 사용한다. 이러한 논리 회로들은 통상적으로 하나의 논리군의 회로들에 특정된 전압 레벨들이 상이한 논리군의 회로들에 특정된 전압 범위 내로 떨어지지 않는다는 점에서 서로 호환되지 않는다. 그러므로, 데이터를 잃고 노이즈 면역성이 실질적으로 손상된다. 이러한 이유로, 수신기-트랜스레이터 회로는 흔히 상이한 논리군의 신호들 사이에서 변환시키기 위해 사용된다.
상이한 논리군을 서로 인터페이스시키는 것에 더하여, 상이한 시스템들을 서로 인터페이스시키는 것이 바람직할 수 있다. 예를 들어, 복수의 애플리케이션들이 MMC(multimedia card)에 데이터를 전송하고 이로부터 데이터를 수신할 수 있는 마이크로프로세서, 또는 SDIO(secure digital input/output) 시스템에 데이터를 전송하고 이로부터 데이터를 수신할 수 있는 마이크로프로세서, 또는 MMC 및 SDIO 시스템과 같은 복수의 시스템들에 데이터를 전송하고 이로부터 데이터를 수신할 수 있는 마이크로프로세서를 가지는 것이 바람직하다. 마이크로프로세서는 또한 중앙 처리 장치(central processing unit)로서 지칭된다. 따라서, 마이크로프로세서는 마이크로프로세서보다 상이한 전압 파라미터를 가지는 하나 이상의 시스템들과 및 서로 동작할 수 있어야 한다. 상이한 논리 회로들, 상이한 트랜스시버들, 및 상이한 시스템들을 인터페이스시키는 것은 상이한 회로 성분들 사이에 통신을 하게 하는 상이한 개별의 트랜스레이터들의 사용을 필요로 한다. 예를 들어, 트랜스레이터의 출력에 결합된 개별의 회로 성분은 트랜스레이터의 입력에 결합된 하나 이상의 회로 성분과는 상이한 동작 전압을 갖는다. 여기서 시스템은 트랜스레이터의 입력에 결합된 다양한 개별의 회로 성분들 및 트랜스레이터의 출력에 결합된 개별의 회로 성분을 포함할 수 있으며, 이는 다수 트랜스레이터들의 재고 조사가 필요하기 때문에 보다 많은 시스템 비용과, 보다 적은 트랜지스터들의 각각의 타입의 사용으로 인한 규모의 경쟁 부족을 초래한다.
보다 높은 비용 외에, 상이한 전압들에서 동작하는 성분들을 포함하는 시스템들은 비호환성의 공급 전압 레벨들을 극복하기 위해 추가의 회로를 필요로 하거나 수용가능한 공급 전압들이 제한될 수 있다. 예를 들어, 도 1에는 트랜스레이터의 입력들에 결합된 복수의 회로들이 동일한 전압 공급 레벨들을 가질 것을 제한하고 있는 멀티플렉싱 응용에서 사용된 종래 기술의 논리 전압 트랜스레이터(10)가 도시되어 있다. 도 1에서 나타낸 것은 상응하는 원-샷(16 및 22)을 통해 p-채널 에지-조절 트랜지스터들(14 및 20)에 각각 결합된 n-채널 패스 트랜지스터(12)이다. 풀업 저항들(18 및 24)은 p-채널 에지-조절 트랜지스터들(14 및 20)에 각각 접속된다. 보다 상세하게는, n-채널 패스 트랜지스터(12)는 입/출력 노드(26)에 접속된 소스, 입/출력 노드(28)에 접속된 드레인, 및 소스의 동작 전위(VCC1)를 수신하기 위해 결합된 게이트를 가진다. 패스 트랜지스터(12)의 드레인은 원-샷(16)을 통해 에지-조절 트랜지스터(14)의 게이트에 결합되고 패스 트랜지스터(12)의 소스는 원-샷(22)을 통해 에지-조절 트랜지스터(20)의 게이트에 결합된다. 패스 트랜지스터(12)의 소스는 에지-조절 트랜지스터(14)의 드레인 및 풀업 저항(18)의 단자(19)에 접속되고, 패스 트랜지스터(12)의 드레인은 에지-조절 트랜지스터(20)의 드레인 및 풀업 저항(24)의 단자(25)에 접속된다. 패스 트랜지스터(12)의 게이트는 에지-조절 트랜지스터(14)의 소스 및 풀업 저항(18)의 단자(21)에 접속된다. 에지-조절 트랜지스터(20)의 소스는 풀업 저항(24)의 단자(27)에 접속되고, 단자(27)와 함께, 소스의 동작 전위(VCC2)를 수신하기 위해 결합된다. 소스-바디 다이오드(source-to-body diode; 13)가 패스 트랜지스터(12)의 소스와 드레인 사이에 형성된다.
패스 트랜지스터(12)의 소스, 에지-조절 트랜지스터(14)의 드레인, 및 풀업 저항(18)의 단자(19)는 공통으로 함께 및 입/출력 노드(26)에 접속되고, 에지-조절 트랜지스터(20)의 드레인 및 풀업 저항(24)의 단자(25)는 공통으로 함께 및 입/출력 노드(28)에 접속된다.
트랜스시버들(301, 302, ..., 30n)은 논리 트랜스레이터(10)에 접속된다. 각각의 트랜스시버들(301, 302, ..., 30n)은 입/출력 트랜지스터들(321, 322, ..., 32n) 및 입/출력 버퍼들(341, 342, ..., 34n)을 포함하고, 여기서 입/출력 트랜지스터들(321, 322, ..., 32n)의 드레인들 및 입/출력 버퍼들(341, 342, ..., 34n)의 입력 단자들은 입/출력 노드들(311, 312, ..., 31n)에 각각 접속된다. 각각의 트랜스시버들(301, 302, ..., 30n)은 소스의 동작 전위(VCC1)를 수신하기 위해 결합된다. 입/출력 트랜지스터들(321, 322, ..., 32n)의 게이트들은 제어 회로들(361, 362, ..., 36n)에 접속되고, 입/출력 트랜지스터들(321, 322, ..., 32n)의 소스들은 소스의 동작 전위(VSS1)를 수신하기 위해 결합되며, 입/출력 버퍼들(341, 342, ..., 34n)의 출력 단자들은 논리 회로들(381, 382, ..., 38n)에 각각 접속된다. 예를 들어, 소스의 동작 전위(VSS1)는 접지이다. 명료함의 목적을 위해, 제어 회로들(361, 362, ..., 36n) 및 논리 회로들(381, 382, ..., 38n)은 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있다는 것에 유념해야 한다. 트랜스시버들(301, 302, ..., 30n)의 입/출력 노드들(311, 312, ..., 31n)은 논리 전압 트랜스레이터(10)의 입/출력 노드(26)에 접속된다.
트랜스시버(40)는 논리 전압 트랜스레이터(10)의 입/출력 노드(28)에 접속된다. 트랜스시버(40)는 입/출력 트랜지스터(42) 및 입/출력 버퍼(44)를 포함하고, 여기서 입/출력 트랜지스터(42)의 드레인 및 입/출력 버퍼(44)의 입력 단자는 차례로 입/출력 노드(28)에 접속되는 입/출력 노드(56)에 접속된다. 트랜스시버(40)는 소스의 동작 전위(VCC2)를 수신하기 위해 결합된다. 입/출력 트랜지스터(42)의 게이트는 제어 회로(46)에 접속되고, 입/출력 트랜지스터(42)의 소스는 소스의 동작 전위(VSS2)를 수신하기 위해 결합되고, 입/출력 버퍼(44)의 출력 단자는 논리 회로(48)에 접속된다. 예를 들어, 소스의 동작 전위(VSS2)는 접지이다. 명료함의 목적을 위해, 제어 회로(46) 및 논리 회로(48)은 블록 형태로 나타내었다. 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있다.
논리 전압 트랜스레이터(10)의 동작을 설명하기 전에, 그 동작을 설명하기 위해, 공급 전압(VCC2)은 패스 트랜지스터(12)의 임계 전압보다 더 크다라고 가정한 공급 전압(VCC1)보다 더 크다라고 가정함에 유념해야 한다. 그러나, 공급 전압(VCC1)은 공급 전압(VCC2) 보다 크거나, 작거나, 또는 같을 수 있다. 또한, 각각의 트랜스시버(301, 302, ..., 30n)의 공급 전압(VCC1)은 같을 수 있다. 논리 로우 또는 논리 제로 전압은 선택된 트랜스시버(301, 302, ..., 30n)의 입/출력 트랜지스터들(321, 322, ..., 32n) 중의 하나를 턴 온시킴으로써 트랜스시버(40)에 전달된다. 복수의 트랜스시버들로부터 트랜스시버를 선택하는 기술은 당업자에게 공지되어 있다. 입/출력 트랜지스터들(321, 322, ..., 32n) 중의 하나를 턴 온시키는 것은 상응하는 입/출력 노드(311, 312, ..., 31n)에서의 전압을 논리 로우 또는 논리 제로 전압 레벨로 설정시키고, 이는 입/출력 노드(26)에 전달된다. 입/출력 노드(26)에서 나타나는 논리 로우 전압은 패스 트랜지스터(12)의 게이트-소스 전압을 공급 전압(VCC1)과 거의 같게 설정한다. 따라서, 패스 트랜지스터(12)가 턴 온되면 입/출력 노드(28)에서의 전압은 논리 제로 전압 예를 들어, 제로 볼트와 거의 같게 설정된다.
트랜스시버(40)는 입/출력 트랜지스터(42)를 턴온시킴으로써 선택된 트랜스시버(301, 302, ..., 30n)에 논리 제로 전압을 전달하고, 이는 입/출력 노드(56)에서의 전압을 논리 로우 또는 논리 제로 전압으로 설정한다. 입/출력 노드(56) 상의 논리 제로 전압은 입/출력 노드(28)에 전달되어 바디 다이오드(13)가 순방향 바이어스되도록 하고, 패스 트랜지스터(12)를 턴 온 시키며, 입/출력 노드(16)에서 논리 제로 전압을 생성시킨다.
논리 하이 또는 논리 일 전압이 입/출력 트랜지스터들(321, 322, ..., 32n) 및 입/출력 트랜지스터(42)를 턴 오프시킴으로써 입/출력 노드(26)으로부터 입/출력 노드(28)에 전달되거나 입/출력 노드(28)로부터 입/출력 노드(26)에 전달된다. 입/출력 트랜지스터들(321, 322, ..., 32n) 및 입/출력 트랜지스터(42)를 턴 오프시키는 것은 패스 트랜지스터(12)의 게이트-소스 전압을 거의 제로 볼트로 설정시키고, 이로 인해서 패스 트랜지스터(12)를 턴 오프시킨다. 패스 트랜지스터(12)가 오프이기 때문에, 입/출력 노드들(26 및 28)에서 나타나는 전압들은 공급 전압(VCC1 및 VCC2)와 각각 같다. 논리 트랜스레이터(10)의 결점은 입/출력 노드(26)에서 나타나는 전압 (VCC1)은 트랜스시버 모듈들(301, 302, ..., 30n)의 최대 동작 전압을 초과하여, 전력 소비를 증가시키고 결국 그들 중 하나 이상을 손상시킬 수 있다는 것이다. 논리 트랜스레이터(10)의 다른 결점은 각각의 트랜스시버(301, 302, ..., 30n)의 공급 전압들(VCC1)은 동일하다는 것이다.
따라서, 복수의 전기 신호들 중 적어도 하나를 멀티플렉싱 및 트랜스레이팅시키거나 복수의 전기적 신호들 중 적어도 하나를 디멀티플렉싱시키기 위한 구조 및 방법을 가지는 것은 이점이 될 것이다. 구조 및 방법이 비용 효율이 높다는 것이 추가의 이점이 될 것이다.
본 발명은 첨부된 도면과 함께 다음 상세한 설명을 읽음으로 잘 이해될 수 있을 것이며, 도면에서 동일한 참조 번호는 동일한 엘리먼트들(elements)을 나타낸다.
본 발명은 일반적으로 모놀리식 집적 양방향, 오픈-드레인 오토 센스, 멀티플렉서-트랜스레이터-디멀티플렉서, 및 전기 신호들을 멀티플렉싱, 트랜스레이팅 및 디멀티플렉싱하기 위한 방법을 제공한다. 본 발명의 일 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서는 상이한 공급 전압들에서 동작하는 시스템들로의 데이터 전송을 가능하게 하는 전압 레벨 쉬프트(shifting)를 제공한다. 보다 상세하게는, 입력 전압 공급들과 관련된 논리 신호들은 출력 전압 공급과 매칭되는 논리 레벨들을 갖는 논리 신호들로 변환된다. 유사한 방법으로, 회로는 출력 공급 전압과 관련된 논리 레벨을 갖는 입력 신호들을 입력 공급 전압에 매칭된 논리 레벨을 갖는 논리 신호로 쉬프트함으로써 출력-입력 변환(translation)을 수행한다. 이는 트랜스레이터의 입력 측면 상의 전압 논리 신호들을 출력 측면 상의 전압 신호들로 변환되게 하며 그 역 또한 그러하다. 회로의 멀티플렉서 특징은 복수의 디지털 데이터 입력 소스들로부터 하나의 데이터 소스를 선택하고 출력 신호들의 단일 채널을 제공하는 것이다. 이것은 복수의 입력 포트들 중 하나로부터 출력 포트로 또는 출력 포트로부터 복수의 입력 포트들 중 하나로 데이터가 전송되게 한다. 또한, 오토 센스 회로는 데이터 채널들이 방향 핀의 포함 없이 데이터 흐름의 방향을 독립적으로 결정할 수 있게 한다. 각각의 데이터 라인은 단향성의 입력 또는 출력 데이터 포트 또는 양방향성의 입력 또는 출력 데이터 포트로서 구성될 수 있다.
다른 실시예에 따라, 전기 신호들을 멀티플렉싱 및 레벨 쉬프트하기 위한 방법이 제공된다. 복수의 전기 신호들이 복수의 전기적 신호들로부터 전기 신호를 선택하는 모놀리식 집적 회로에 제공된다. 선택된 전기 신호의 신호 레벨은 레벨 쉬프트된 선택된 전기 신호를 형성하기 위해 조절된다.
또 다른 실시예에 따라, 제 1 전기 신호를 멀티플렉싱 및 레벨 쉬프트하거나 제 2 전기 신호를 레벨 쉬프트 및 디멀티플렉싱하는 것 중 하나를 위한 방법이 제공된다. 전기 신호는 모놀리식 집적 회로에 복수의 전기 신호들을 제공하고, 복수의 전기 신호들 중 제 1 전기 신호를 선택하기 위해 모놀리식 집적 회로를 사용하며; 레벨 쉬프트된 제 1 전기 신호를 형성하기 위해 선택된 제 1 전기 신호의 신호 레벨을 조절함으로써 멀티플렉스 및 레벨 쉬프트된다. 제 2 전기 신호는 제 2 전기 신호를 모놀리식 집적 회로에 제공하고, 레벨 쉬프트된 제 2 전기 신호를 형성하기 위하여 제 2 전기 신호의 신호 레벨을 조절하기 위해 모놀리식 집적 회로를 사용하고, 복수의 입/출력 노드들에 레벨 쉬프트된 제 2 전기 신호를 전송함으로써 디멀티플렉스된다.
논리 제로 전압 레벨(VOL)은 또한 논리 로우 전압으로서 지칭되고 논리 제로 전압의 전압 레벨은 전력 공급 전압 및 논리군의 타입의 함수라는 것을 유념해야 한다. 예를 들어, CMOS(Complementary Metal Oxide Semiconductor) 논리군에서, 논리 제로 전압은 전력 공급 전압 레벨의 30퍼센트일 것이다. 5 볼트 TTL(Translator-Translator Logic) 시스템에서 논리 로우 전압 레벨이 약 0.8 볼트 일 수 있는 반면, 5 볼트 CMOS 시스템에서 논리 제로 전압 레벨은 약 1.5 볼트일 수 있다. 논리 일 전압 레벨(VOH) 또한 논리 하이 전압 레벨로서 지칭되고, 논리 제로 전압 레벨과 유사하게 논리 하이 전압 레벨은 전력 공급 전압 및 논리군의 타입의 함수일 수 있다. 예를 들어, CMOS 시스템에서 논리 일 전압은 전력 공급 전압 레벨의 약 70퍼센트일 수 있다. 5 볼트 TTL 시스템에서 논리 일 전압은 약 2.4 볼트일 수 있는 반면, 5 볼트 CMOS 시스템에서 논리 일 전압은 약 3.5 볼트일 수 있다.
또한, 트랜지스터의 소스들 및 드레인들은 전류 운반 전극들, 전류 전도 전극들, 또는 전류 운반 단자들로서 지칭되고, 게이트는 제어 전극 또는 제어 단자로 지칭된다. 트랜스시버는 또한 트랜스시버 회로로서 지칭된다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(100)의 회로 개략도이다; 도 2a 및 2b 는 함께 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(100)의 회로 개략도를 형성하고, 따라서 집합적으로 도 2라 한다는 것에 유념해야 한다. 그러나, 명료함을 위하여 회로 개략도(100)가 두 개의 도면들 즉, 도 2a 및 도 2b에 도시된다. 도 2에서 나타낸 것은 각각 상응하는 원-샷(1061 및 1121)을 통해 p-채널 에지-조절 트랜지스터들(1041 및 1101)에 결합된 n-채널 패스 트랜지스터(1021)이다. 풀업 저항들(1081 및 1141)은 소스들로부터 p-채널 에지-조절 트랜지스터들(1041 및 1101)의 드레인들에 각각 접속된다. 보다 상세하게는, n-채널 패스 트랜지스터(1021)는 입/출력 노드(1201)에 접속된 소스, 입/출력 노드(128)에 접속된 드레인, 및 소스의 동작 전위(VA1)를 수신하기 위해 결합된 게이트를 가진다. 패스 트랜지스터(1021)의 드레인은 원-샷("OS")(1061)을 통해 에지-조절 트랜지스터(1014)의 게이트에 결합되고 패스 트랜지스터(1021)의 소스는 원-샷("OS")(1121)을 통해 에지-조절 트랜지스터(1101)의 게이트에 접속된다. 패스 트랜지스터(1021)의 소스는 또한 에지-조절 트랜지스터(1041)의 드레인 및 풀업 저항(1081)의 단자(1091)에 접속되고, 패스 트랜지스터(1021)의 드레인은 또한 에지-조절 트랜지스터(1101)의 드레인 및 풀업 저항(1141)의 단자(1151)에 접속된다. 패스 트랜지스터(1021)의 게이트는 p-채널 에지-조절 트랜지스터(1041)의 소스 및 풀업 저항(1081)의 단자(1111)에 접속된다. 또한, 패스 트랜지스터(1021)의 게이트는 소스의 전위(VA1)를 수신하기 위해 결합된다. 에지-조절 트랜지스터(1101)의 소스는 풀업 저항(1141)의 단자(1171)에 접속된다. 단자(1171) 및 에지-조절 트랜지스터(1101)의 소스는 소스의 동작 전위(VC)를 수신하기 위해 결합된다. 소스-바디 다이오드(1051)는 패스 트랜지스터(1021)의 소스로부터 드레인에 형성된다.
공통으로 접속 즉, 함께 접속되는 패스 트랜지스터(1021)의 소스, 에지-조절 트랜지스터(1041)의 드레인, 및 풀업 저항(1081)의 단자(1091)는 또한 입/출력 노 드(1201)에 접속되고 공통으로 접속 즉, 함께 접속되는 에지-조절 트랜지스터(1101)의 드레인 및 풀업 저항(1141)의 단자(1151)는 또한 입/출력 노드(128)에 접속된다.
트랜지스터들(1021 및 1041), 바디 다이오드(1051), 원-샷(1061), 및 풀업 저항(1081)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(100)의 채널(1191)의 입력 스테이지(stage)(1031)를 형성한다. 트랜지스터(1101), 저항(1141), 및 원-샷(1121)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(100)의 채널(1191)의 출력 스테이지(1071)를 형성한다.
n-채널 패스 트랜지스터(1022)는 상응하는 원-샷들(1062 및 1122)을 통해 p-채널 에지-조절 트랜지스터들(1042 및 1102)에 각각 결합된다. 풀업 저항들(1081 및 1141)은 드레인들로부터 p-채널 에지-조절 트랜지스터들(1042 및 1102)의 소스들에 각각 접속된다. 보다 상세하게는, n-채널 패스 트랜지스터(1022)는 입/출력 노드(1202)에 접속된 소스, 입/출력 노드(128)에 접속된 드레인, 및 소스의 동작 전위(VA2)를 수신하기 위해 결합된 게이트를 가진다. 패스 트랜지스터(1022)의 드레인은 원-샷(1062)을 통해 에지-조절 트랜지스터(1042)의 게이트에 결합되고 패스 트랜지스터(1022)의 소스는 원-샷(1122)을 통해 에지-조절 트랜지스터(1102)의 게이트에 접속된다. 패스 트랜지스터(1022)의 소스는 또한 에지-조절 트랜지스터(1042)의 드레인 및 풀업 저항(1082)의 단자(1092)에 접속되고, 패스 트랜지스터(1022)의 드레인은 또한 에지-조절 트랜지스터(1102)의 드레인 및 풀업 저항(1142)의 단자(1152)에 접속된다. 패스 트랜지스터(1022)의 게이트는 p-채널 에지-조절 트랜지스터(1042)의 소스 및 풀업 저항(1082)의 단자(1112)에 접속된다. 에지-조절 트랜지스터(1102)의 소스는 풀업 저항(1142)의 단자(1172)에 접속된다. 단자(1172) 및 에지-조절 트랜지스터(1042)의 소스는 소스의 동작 전위(VC)를 수신하기 위해 결합된다. 소스-바디 다이오드(1052)는 패스 트랜지스터(1022)의 소스와 드레인 사이에서 형성된다.
공통으로 접속되는 패스 트랜지스터(1022)의 소스, 에지-조절 트랜지스터(1042)의 드레인, 및 풀업 저항(1082)의 단자(1092)는 또한 입/출력 노드(1202)에 접속되고 공통으로 접속되는 에지-조절 트랜지스터(1102)의 드레인 및 풀업 저항(1142)의 단자(1152)는 또한 입/출력 노드(128)에 접속된다.
트랜지스터들(1022 및 1042), 바디 다이오드(1052), 원샷(1062) 및 풀업 저항(1082)은 모놀리식 트랜스레이터-멀티플렉서(100)의 채널(1192)의 입력 스테이지(1032)를 형성한다. 트랜지스터(1102), 풀업 저항(1142), 및 원샷(1122)은 모놀리 식 트랜스레이터-멀티플렉서(100)의 채널(1192)의 출력 스테이지(1072)를 형성한다.
n-채널 패스 트랜지스터(102n)는 각각 상응하는 원-샷(106n 및 112n)을 통해 p-채널 에지-조절 트랜지스터들(104n 및 110n)에 결합되고, 여기서 n은 정수이다. 풀업 저항들(108n 및 114n)은 소스들로부터 p-채널 에지-조절 트랜지스터들(104n 및 110n)의 드레인들에 각각 접속된다. 보다 상세하게는, n-채널 패스 트랜지스터(102n)는 입/출력 노드(120n)에 접속된 소스, 입/출력 노드(128)에 접속된 드레인, 및 소스의 동작 전위(VAn)를 수신하기 위해 결합된 게이트를 가진다. 패스 트랜지스터(102n)의 드레인은 원-샷(106n)을 통해 에지-조절 트랜지스터(104n)의 게이트에 결합되고 패스 트랜지스터(102n)의 소스는 원-샷(112n)을 통해 에지-조절 트랜지스터(110n)의 게이트에 접속된다. 패스 트랜지스터(102n)의 소스는 에지-조절 트랜지스터(104n)의 드레인 및 풀업 저항(108n)의 단자(109n)에 접속되고, 패스 트랜지스터(102n)의 드레인은 에지-조절 트랜지스터(110n)의 드레인 및 풀업 저항(114n)의 단자(115n)에 접속된다. 패스 트랜지스터(102n)의 게이트는 p-채널 에지-조절 트랜지스터(104n)의 소스 및 풀업 저항(108n)의 단자(111n)에 접속된다. 에지-조절 트랜지스터(110n)의 소스는 풀업 저항(114n)의 단자(117n)에 접속되고, 에지 조절 트랜지스터(110n)의 소스 및 단자(117n)는 소스의 동작 전위(VC)를 수신하기 위해 결합된다. 소스-바디 다이오드(105n)는 패스 트랜지스터(102n)의 소스와 드레인 사이에서 형성된다.
공통으로 함께 접속되는 패스 트랜지스터(102n)의 소스, 에지-조절 트랜지스터(104n)의 드레인, 및 풀업 저항(108n)의 단자(109n)는 또한 입/출력 노드(120n)에 접속되고, 공통으로 함께 접속되는 에지-조절 트랜지스터(110n)의 드레인 및 풀업 저항(114n)의 단자(115n)는 또한 입/출력 노드(128)에 접속된다. 에지-조절 트랜스레이터들(1021, 1102, ..., 110n)의 소스들 및 풀업 저항들(1141, 1142, ..., 114n)의 단자들(1171, 1172, ..., 117n)은 공통으로 함께 접속된다.
트랜지스터들(102n 및 104n), 바디 다이오드(105n), 원-샷(106n), 및 풀업 저항(108n)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(100)의 채널(119n)의 입력 스테이지(103n)를 형성하고 트랜지스터(110n), 풀업 저항(114n), 및 원-샷(112n)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(100)의 채널(119n)의 출력 스테이지(107n)를 형성한다.
트랜스시버들(1301, 1302, ..., 130n)은 채널들(1191, 1192, ..., 119n)의 입/출력 노드들(1201, 1202, ..., 120n)에 각각 접속된다. 각각의 트랜스시버들(1301, 1302, ..., 130n)은 입/출력 트랜지스터들(1321, 1322, ..., 132n) 및 입/출력 버퍼들(1341, 1342, ..., 134n)을 포함하며, 여기서 입/출력 트랜지스터들(1321, 1322, ..., 132n)의 드레인들 및 버퍼들(1341, 1342, ..., 134n)의 입력 단자들은 입/출력 노드들(1311, 1312, ..., 131n)에 각각 접속된다. 각각의 트랜스시버들(1301, 1302, ..., 130n)은 소스들의 동작 전위 또는 공급 전압들(VCC1, VCC2, ..., VCCn)을 수신하기 위해 결합된다. 공급 전압들(VCC1, VCC2, ..., VCCn)의 전압들은 동일하거나 상이할 수 있다는 것에 유념해야 한다. 입/출력 트랜지스터들(1321, 1322, ..., 132n)의 게이트들은 제어 회로들(1361, 1362, ..., 136n)에 접속되고, 입/출력 트랜지스터들(1321, 1322, ..., 132n)의 소스들은 소스의 동작 전위 또는 공급 전압들(VSS1, VSS2, ..., VSSn)을 수신하기 위해 결합되며, 입/출력 버퍼들(1341, 1342, ..., 134n)의 출력 단자들은 논리 회로들(1381, 1382, ..., 138n)에 각각 접속된다. 명료함의 목적을 위해서, 제어 회로들(1341, 1342, ..., 134n) 및 논리 회로들(1381, 1382, ..., 138n)은 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있음에 유념해야 한다. 트랜스시버들(1301, 1302, ..., 130n)의 입/출력 노드들(1311, 1312, ..., 131n)은 입/출력 노드들(1201, 1202, ..., 120n)에 각각 접속된다.
트랜스시버(140)는 입/출력 노드(128)에 접속된다. 트랜스시버(40)는 입/출력 트랜지스터(142) 및 입/출력 버퍼(144)를 포함하며, 여기서 입/출력 트랜지스터(142)의 드레인 및 입/출력 버퍼(144)의 입력 단자는 입/출력 노드(128)에 접속되는 입/출력 노드(156)에 접속된다. 트랜스시버(140)는 소스의 동작 전위(VCCA)를 수신하기 위해 결합된다. 입/출력 트랜지스터(142)의 게이트는 제어 회로(146)에 접속되고, 입/출력 트랜지스터(142)의 소스는 소스의 동작 전위(VSS)를 수신하기 위해 결합되고, 입/출력 버퍼(144)의 출력 단자는 논리 회로(148)에 접속된다. 명료함의 목적을 위해서, 제어 회로(146) 및 논리 회로(148)는 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있음에 유념해야 한다.
동작에서, 어드레스는 복수의 트랜스시버들(1301, 1302, ..., 130n) 중 희망하는 트랜스시버를 활성화시키고 그 외의 트랜스시버들을 비활성화시키기위하여 선택 회로(126)에 의해 어드레스 노드에 위치된다. 예를 들어, 트랜스시버(1301)로부터 트랜스시버(140)로 논리 제로 전압을 전송시키는 것이 바람직할 수 있다. 따라서, 트랜스시버(1301)의 어드레스는 이를 활성화 시키고 트랜스시버들(1302 - 130n)을 비활성화시키기 위하여 어드레스 노드(126)에 위치된다. 제어 회로(1341)는 입/출력 트랜지스터(1321)를 턴 온 시켜, 입/출력 노드(1311)에서 전압이 논리 제로 전압 레벨과 같게 하고, 입/출력 노드(1201)에 전송되어, 그리하여 패스 트랜지스터(1021)의 소스에서 전압을 논리 제로 레벨로 설정한다. 패스 트랜지스터(1021)의 게이트-소스 전압은 공급 전압(VA1)과 거의 같으며, 이는 패스 트랜지스터(1021)를 턴 온시켜 입/출력 노드(128)에서의 전압을 제로 볼트와 거의 같게 설정한다. 패스 트랜지스터(1021)는 전압(VA1)이 트랜지스터(1021)의 임계 전압보다 더 크게 되는 한 턴 온 된다는 것에 유념해야 한다.
트랜스시버(140)는 입/출력 트랜지스터(142)를 턴 온시킴으로써 선택된 트랜스시버(1301)에 논리 제로 전압을 전달하고, 이는 입/출력 노드(146)에서의 전압을 논리 로우 또는 논리 제로 전압으로 설정한다. 입/출력 노드(146) 상의 논리 제로 전압은 입/출력 노드(128)에 전달되어 소스-드레인 바디 다이오드(1051)를 순방향 바이어스되게 하고, 패스 트랜지스터(1021)의 게이트-소스 전압을 바디 다이오드(1051)의 전압 강하를 뺀 전압(VA1)과 같게 한다. 만약 패스 트랜지스터(1021)의 게이트-소스 전압이 패스 트랜지스터(1021)의 임계 전압보다 클 경우, 패스 트랜지스터(1021)는 턴 온되고 입/출력 노드(1201)에서의 전압을 논리 제로 전압 레벨로 떨어뜨린다. 논리 제로 전압은 입/출력 노드(1311)을 통해 트랜스시버(1301)에 전달된다.
선택된 트랜스시버(1301)를 위해서, 논리 하이 또는 논리 일 전압은 입/출력 트랜지스터들(1321 및 142)를 턴 오프시킴으로써 트랜스시버(1301)로부터 트랜스시 버(140)로 또는 트랜스시버(140)로부터 트랜스시버(1301)로 전달된다. 보다 상세하게는, 논리 하이 전압은 입/출력 트랜지스터들(1321 및 142)을 턴 오프시킴으로써 입/출력 노드(1201)로부터 입/출력 노드(128)로 또는 입/출력 노드(128)로부터 입/출력 노드(1201)로 전달된다. 입/출력 트랜지스터들(1321 및 142)을 턴 오프시키는 것은 패스 트랜지스터(1021)의 게이트-소스 전압을 거의 제로 볼트로 설정시키고, 이로 인해서 패스 트랜지스터(1021)를 턴 오프시킨다. 패스 트랜지스터(1021)가 오프이기때문에, 입/출력 노드들(1201 및 128)에서 나타나는 전압들은 공급 전압들(VA1 및 VC)과 각각 같다.
택일적으로, 트랜스시버(130n)로부터 트랜스시버(140)로 논리 로우 또는 논리 제로 전압을 전달시키는 것이 바람직할 수 있다. 따라서, 트랜스시버(130n)의 어드레스는 이를 활성화 시키고 트랜스시버들(1301 - 130n-1)을 비활성화시키도록 선택 회로(126)에 의해 어드레스 노드에 위치된다. 제어 회로(134n)는 입/출력 트랜지스터(132n)을 턴 온시켜 입/출력 노드(131n)에서의 전압이 논리 제로 전압 예를 들어, 거의 제로 볼트와 같게 한다. 논리 제로 전압은 입/출력 노드(120n)에 전달되고, 그로 인해 패스 트랜지스터(102n)의 소스에서의 전압을 거의 제로 볼트가 되게 설정시 킨다. 패스 트랜지스터(102n)의 게이트-소스 전압은 공급 전압(VAn)과 거의 같으며, 이는 패스 트랜지스터(102n)를 턴 온시켜 입/출력 노드(128)에서 전압을 거의 제로 볼트와 같게 설정시킨다. 패스 트랜지스터(102n)는 전압(VAn)이 트랜지스터(102n)의 임계 전압보다 더 크게 되는 한 턴 온 된다는 것에 유념해야 한다.
트랜스시버(140)는 입/출력 트랜지스터(142)를 턴온시킴으로써 선택된 트랜스시버(130n)에 논리 제로 전압을 전달하고, 이는 입/출력 노드(156)에서 전압을 논리 로우 또는 논리 제로 전압으로 설정한다. 입/출력 노드(156) 상의 논리 제로 전압은 입/출력 노드(128)에 전달되어 소스-드레인 바디 다이오드(105n)를 순방향 바이어스 되게 하고, 전압(VAn)에서 패스 트랜지스터(102n)의 게이트-소스 전압을 바디 다이오드(105n)의 전압 강하를 뺀 전압과 같게 한다. 만약 패스 트랜지스터(102n)의 게이트-소스 전압이 패스 트랜지스터(102n)의 임계전압보다 클 경우, 패스 트랜지스터(102n)는 턴 온되고 입/출력 노드(120n)에서의 전압을 논리 제로 전압 레벨로 떨어뜨린다. 논리 제로 전압은 입/출력 노드(131n)를 통해 트랜스시버(130n)에 전달된다.
선택된 트랜스시버(130n)를 위하여, 논리 하이 또는 논리 일 전압은 입/출력 트랜지스터들(132n 및 142)을 턴 오프시킴으로써 입/출력 노드(120n)로부터 입/출력 노드(128)에 또는 입/출력 노드(128)로부터 입/출력 노드(120n)에 전달된다. 입/출력 트랜지스터들(132n 및 142)를 턴 오프시키는 것은 패스 트랜지스터(102n)의 게이트-소스 전압을 거의 제로 볼트로 설정하고, 이로 인해서 패스 트랜지스터(102n)를 턴 오프시킨다. 패스 트랜지스터(102n)가 오프이기 때문에, 입/출력 노드들(120n 및 128)에서 나타나는 전압들은 공급 전압(VAn 및 VC)과 각각 같다.
도 3a, 3b, 3c, 3d 및 4는 본 발명의 다른 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 블록 다이어그램들이다. 도 3a, 3b, 3c, 및 3d는 함께 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 회로 개략도를 형성하며, 따라서 집합적으로 도 3 이라 함에 유념해야 한다. 그러나, 명료함을 위하여 회로 개략도(200)가 4 개의 도면들 즉, 도 3a, 3b, 3c, 및 도 3d에 도시된다. 도 3 및 도 4는 함께 기재되고 도 4가 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)가 입/출력 섹션들(2011, 2012, ..., 201m)을 포함한다는 것을 더욱 명확하게 도시하기 위해서 포함되며, 여기서 m은 정수라는 것에 유념해야 한다. 입/출력 섹션(2011)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2031, 2032, ..., 203n)을 포함하고, 입/출력 섹션(2012)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 섹션들(2071, 2072, ..., 207n)을 포함하며, 입/출력 섹션(201m)은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 섹션들(2111, 2112, ..., 211n)을 각각 포함하며, 여기서 n은 m과 같을 수 있는 정수이다.
도 4는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2031, 2032, ..., 203n)이 각각 상응하는 입/출력 구조들(2061, 2062, ..., 206n)의 세트에 결합된 입/출력 구조들(2041, 2042, ..., 204n)의 세트를 포함하고; 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2071, 2072, ..., 207n)이 각각 상응하는 입/출력 구조들(2101, 2102, ..., 210n)의 세트에 결합된 입/출력 구조들(2081, 2082, ..., 208n)의 세트를 포함하고; 및 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2111, 2112, ..., 211n)이 각각 상응하는 입/출력 구조들(2141, 2142, ..., 214n)의 세트에 결합된 입/출력 구조들(2121, 2122, ..., 212n)의 세트를 포함하는 것을 추가로 도시한다. 입/출력 노드(2161)는 입/출력 구조들(2061, 2101, ..., 2141)에 공통이고, 입/출력 노드(2162)는 입/출력 구조들(2062, 2102, ..., 2142)에 공통이고, 입/출력 노드(216n)는 입/출력 구조들(206n, 210n, ..., 214n)에 공통이며, 입/출력 노드(2181)는 입/출력 구조들(2061, 2101, ..., 2141)에 공통이고, 입/출력 노드(2182)는 입/출력 구조들(2062, 2102, ..., 2142)에 공통이고, 입/출력 노드(218n)은 입/출력 구조들(206n, 210n, ..., 214n)에 공통인 것을 유 념해야 한다. 명료함을 위하여, 이러한 공통 접속들은 도 4가 아닌 도 3에 나타난다. 따라서, 도 3 및 도 4와 이들의 상세한 설명은 함께 기재되어야 한다.
입/출력 스테이지들(2061 - 206n)에 각각 결합된 입/출력 스테이지들(2041 - 204n)을 포함하는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2031, 2032, ..., 203n)은 또한 양방향 데이터 전송 스테이지들, 전송 채널들, 전도 채널들, 또는 데이터 채널들로서 지칭되고; 입/출력 채널들(2101 - 210n)에 각각 결합된 입/출력 스테이지들(2081 - 208n)을 포함하는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2071, 2072, ..., 207n)은 또한 양방향 데이터 전송 스테이지들, 전송 채널들, 전도 채널들, 또는 데이터 채널들로서 지칭되며; 입/출력 스테이지들(2141 - 214n)에 각각 결합된 입/출력 스테이지들(2121 - 212n)을 포함하는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 구조들(2111, 2121, ..., 211n)은 또한 양방향 데이터 전송 스테이지들, 전송 채널들, 전도 채널들, 또는 데이터 채널들로서 지칭된다.
도 3은 입/출력 구조(2061)의 입/출력 노드 및 입/출력 구조(2101)의 입/출력 노드에 접속된 입/출력 구조(2081)의 입/출력 노드 및 입/출력 구조(2101)의 입력 단자에 접속된 입/출력 구조(2081)의 출력 단자를 추가로 도시한다. 도 3을 참조 로, 입/출력 구조(2082)의 입/출력 노드는 입/출력 구조(2062)의 입/출력 노드 및 입/출력 (2102)의 입/출력 노드에 접속되고, 입/출력 구조(2082)의 출력 단자는 입/출력 구조(2102)의 입력 단자에 접속된다. 입/출력 구조(208n)의 입/출력 노드는 입/출력 구조(206n)의 입/출력 노드 및 입/출력 구조(210n)의 입/출력 노드에 접속되고, 입/출력 구조(208n)의 출력 단자는 입/출력 구조(210n)의 입력 단자에 접속된다. 입/출력 구조(2121)의 입/출력 노드는 입/출력 구조(2101)의 입/출력 노드에 결합되고 입/출력 구조(2141)의 입/출력 노드에 접속되며, 입/출력 구조(2121)의 출력 단자는 입/출력 구조(2141)의 입력 단자에 접속된다. 입/출력 구조(2122)의 입/출력 노드는 입/출력 구조(2102)의 입/출력 노드에 결합되고 입/출력 구조(2142)의 입/출력 노드에 접속되며, 입/출력 구조(2122)의 출력 단자는 입/출력 구조(2142)의 입력 단자에 접속된다. 입/출력 구조(212n)의 입/출력 노드는 입/출력 구조(210n)의 입/출력 노드에 결합되고 입/출력 구조(214n)의 입/출력 노드에 접속되며, 입/출력 구조(212n)의 출력 단자는 입/출력 구조(214n)의 입력 단자에 접속된다.
입/출력 구조들(2041, 2042, ..., 204n)은 전압들(VA1, VA2, ..., VAn)을 수신하기 위해 결합되고, 입/출력 구조들(2081, 2082, ..., 208n)은 전압들(VB1, VB2, ..., VBn)을 수신하기 위해 결합하며, 입/출력 구조들(2121, 2122, ..., 212n)은 전압들(VZ1, VZ2, ..., VZn)을 수신하기 위해 각각 결합된다.
트랜스시버 회로(2291)는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)에 결합된다. 트랜스시버 회로(2291)는 채널들(2031, 2032, ..., 203n)의 입/출력 노드들(2201, 2202, ..., 220n)에 접속되는 트랜스시버 섹션들 또는 엘리먼트들(2301, 2302, ..., 230n)을 포함한다. 각각의 트랜스시버 엘리먼트(2301, 2302, ..., 230n)는 입/출력 트랜지스터들(2321, 2322, ..., 232n) 및 입/출력 버퍼들(2341, 2342, ..., 234n)을 포함하고, 여기서 입/출력 트랜지스터들(2321, 2322, ..., 232n)의 드레인들 및 버퍼들(2341, 2342, ..., 234n)의 입력 단자들은 입/출력 노드들(2311, 2312, ..., 231n)에 각각 접속된다. 각각의 트랜스시버 엘리먼트(2301, 2302, ..., 230n)는 소스의 동작 전위 또는 공급 전압들(VCC1)을 수신하기 위해 결합된다. 입/출력 트랜지스터들(2321, 2322, ..., 232n)의 게이트들은 제어 회로들(2361, 2362, ..., 236n)에 접속되고, 입/출력 트랜지스터들(2321, 2322, ..., 232n)의 소스들은 소스의 동작 전위 또는 공급 전압(VSS1)을 수신하기 위해 결합되며, 입/출력 버퍼들(2341, 2342, ..., 234n)의 출력 단자들은 논리 회로들(2381, 2382, ..., 238n)에 각각 접속된다. 명료함의 목적을 위해서, 제어 회로들(2361, 2362, ..., 236n) 및 논리 회로들(2381, 2382, ..., 238n)은 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있음에 유념해야 한다. 트랜스시버 엘리먼트들(2301, 2302, ..., 230n)의 입/출력 노드들(2311, 2312, ..., 231n)은 입/출력 노드들(2201, 2202, ..., 220n)에 각각 접속된다.
트랜스시버 회로(2292)는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)에 결합된다. 트랜스시버 회로(2292)는 채널들(2071, 2072, ..., 207n)의 입/출력 노드들(2211, 2212, ..., 221n)에 접속되는 트랜스시버 섹션들 또는 엘리먼트들(2601, 2602, ..., 260n)을 가진다. 각각의 트랜스시버 엘리먼트(2601, 2602, ..., 260n)는 입/출력 트랜지스터들(2621, 2622, ..., 262n) 및 입/출력 버퍼들(2641, 2642, ..., 264n)을 포함하고, 여기서 입/출력 트랜지스터들(2621, 2622, ..., 262n)의 드레인들 및 버퍼들(2641, 2642, ..., 264n)의 입력 단자들은 입/출력 노드들(2611, 2612, ..., 261n)에 각각 접속된다. 각각의 트랜스시버 엘리먼트(2601, 2602, ..., 260n)는 소스의 동작 전위 또는 공급 전압들(VCC2)을 수신하기 위해 결합된다. 입/출력 트랜지스터들(2621, 2622, ..., 262n)의 게이트들은 제어 회로들(2661, 2662, ..., 266n)에 접속되고, 입/출력 트랜지스터들(2621, 2622, ..., 262n)의 소스들은 소스의 동작 전위 또는 공급 전압(VSS2)을 수신하기 위해 결합되며, 입/출력 버퍼들(2641, 2642, ..., 264n)의 출력 단자들은 논리 회로들(2681, 2682, ..., 268n)에 각각 접속된다. 명료함의 목적을 위하여, 제어 회로들(2641, 2642, ..., 264n) 및 논리 회로들(2681, 2682, ..., 268n)은 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있다. 트랜스시버 엘리먼트들(2601, 2602, ..., 260n)의 입/출력 노드들(2611, 2612, ..., 261n)은 각각 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 입/출력 노드들(2211, 2212, ..., 221n)에 접속된다.
트랜스시버 회로(229m)는 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)에 결합된다. 트랜스시버 회로(229m)는 채널들(2111, 2112, ..., 211n)의 입/출력 노드들(2231, 2232, ..., 223n)에 접속되는 트랜스시버 섹션들 또는 엘리먼트들(2701, 2702, ..., 270n)을 가진다. 각각의 트랜스시버 엘리먼트(2701, 2702, ..., 270n)는 입/출력 트랜지스터들(2721, 2722, ..., 272n) 및 입/출력 버퍼들(2741, 2742, ..., 274n)을 포함하고, 여기서 입/출력 트랜지스터들(2721, 2722, ..., 272n)의 드레인들 및 버퍼들(2741, 2742, ..., 274n)의 입력 단자들은 입/출력 노드들(2711, 2712, ..., 271n)에 각각 접속된다. 각각의 트랜스시버 엘리먼트(2701, 2702, ..., 270n)는 소스의 동작 전위 또는 공급 전압들(VCCn)을 수신하기 위해 결합된다. 입/출력 트랜지스터들(2721, 2722, ..., 272n)의 게이트들은 제어 회로들(2761, 2762, ..., 276n)에 접속되고, 입/출력 트랜지스터들(2721, 2722, ..., 272n)의 소스들은 소스들의 동작 전위 또는 공급 전압들(VSSn)을 수신하기 위해 결합되며, 입/출력 버퍼들(2741, 2742, ..., 274n)의 출력 단자들은 논리 회로들(2781, 2782, ..., 278n)에 각각 접속된다. 명료함의 목적을 위해서, 제어 회로들(2761, 2762, ..., 276n) 및 논리 회로들(2781, 2782, ..., 278n)은 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있음에 유념해야 한다. 트랜스시버 엘리먼트들(2701, 2702, ..., 270n)의 입/출력 노드들(2711, 2712, ..., 271n)은 각각 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 입/출력 노드들(2231, 2232, ..., 223n)에 접속된다. 공급 전압들(VCC1, VCC2, ..., VCCn)은 동일하거나 상이할 수 있다는 것에 유념해야 한다. 마찬가지로, 전압들(VSS1, VSS2, ..., VSSn)은 동일하거나 상이할 수 있다.
입/출력 노드들(2431, 2432, ..., 243n)을 가지는 트랜스시버 회로(240)는 채널들(2031, 2032, ..., 203n)의 입/출력 노드들(2161, 2162, ..., 216n)에 각각 접속된다. 트랜스시버 회로(240)는 입/출력 트랜지스터들(2421, 2422, ..., 242n) 및 입/출력 버퍼들(2441, 2442, ..., 244n)을 포함하는 트랜스시버 섹션들 또는 엘리먼트들(2411, 2412, ..., 241n)을 포함하고, 여기서 입/출력 트랜지스터들(2421, 2422, ..., 242n)의 드레인들 및 버퍼들(2441, 2442, ..., 244n)의 입력 단자들은 입/출력 노드들(2431, 2432, ..., 243n)에 각각 접속된다. 각각의 트랜스시버 섹션(2411, 2412, ..., 241n)은 소스의 동작 전위 또는 공급 전압들(VC)을 수신하기 위해 결합된다. 입/출력 트랜지스터들(2421, 2422, ..., 242n)의 게이트들은 제어 회로들(2461, 2462, ..., 246n)에 접속되고, 입/출력 트랜지스터들(2421, 2422, ..., 242n)의 소스들은 소스들의 동작 전위 또는 공급 전압들(VSS)을 수신하기 위해 결합되며, 입/출력 버퍼들(2441, 2442, ..., 244n)의 출력 단자들은 논리 회로들(2481, 2482, ..., 248n)에 각각 접속된다. 명료함의 목적을 위해서, 제어 회로들(2461, 2462, ..., 246n) 및 논리 회로들(2481, 2482, ..., 248n)은 블록 형태로 나타냈으며, 제어 및 논리 회로들의 타입들은 당업자에게 공지되어 있음에 유념해야 한다. 트랜스시버 회로(240)의 입/출력 노드들(2431, 2432, ..., 243n)은 채널들(2031, 2032, ..., 203n)의 입/출력 노드들(2161, 2162, ..., 216n)에 각각 접속된다.
예를 들어, 트랜스시버 회로들(2291, 2292, 및 240)은 SDIO 시스템들이다. 이와는 달리, 트랜스시버 회로들(2291, 2292, 및 240)은 MMC이다. 다른 대안적인 실 시예에 따라, 트랜스시버 회로(2291)는 SDIO 시스템이고 트랜스시버 회로(240)는 MMC이거나, 또는 트랜스시버 회로(2291)는 MMC이고 트랜스시버 회로(240)는 SDIO 시스템이거나 또는 트랜스시버 회로들(2291 및 2292)은 SDIO 시스템이고 트랜스시버 회로(240)은 MMC등이다.
도 5를 참조하면, 각각의 입/출력 구조(2041 - 204n, 2081 - 208n, 및 2121 - 212n)는 소스로부터 p-채널 에지-조절 트랜지스터(304)의 드레인에 접속된 원-샷(306) 및 풀-업 저항(308)을 통해 p-채널 에지-조절 트랜지스터(304)에 결합된 n-채널 패스 트랜지스터(302)를 포함한다. 보다 상세하게는, n-채널 패스 트랜지스터(302)는 입/출력 노드(310)에 접속된 소스, 출력 노드(316)에 접속된 드레인, 및 입/출력 노드(305)에 접속된 게이트를 가진다. 패스 트랜지스터(302)의 드레인은 원-샷(306)을 통해 에지-조절 트랜지스터(304)의 게이트 및 출력 노드(312)에 결합된다. 패스 트랜지스터(302)의 게이트는 p-채널 에지-조절 트랜지스터(304)의 소스 및 풀업 저항(308)의 단자(314)에 접속된다. 또한, 패스 트랜지스터(302)의 게이트는 출력 노드(305)에 접속된다. 패스 트랜지스터(302)의 소스는 에지-조절 트랜지스터(304)의 드레인 및 풀-업 저항(308)의 단자(318)에 접속된다. 소스-바디 다이오드(320)는 패스 트랜지스터(302)의 소스와 드레인 사이에서 형성된다.
도 6을 참조하면, 각각의 입/출력 구조(2061 - 206n, 2101 - 210n, 및 2141 - 214n)는 p-채널 에지-조절 트랜지스터(334)에 접속된 원-샷(336) 및 소스로부터 p- 채널 에지-조절 트랜지스터(334)의 드레인에 접속된 풀-업 저항(338)을 포함한다. 에지-조절 트랜지스터(334)의 소스는 풀-업 저항(338)의 단자(340) 및 입/출력 노드(332)에 접속된다. p-채널 에지-조절 트랜지스터(334)의 드레인은 풀-업 저항(338)의 단자(342) 및 입/출력 노드(344)에 접속된다. 원-샷(336)의 입력은 입력 노드(346)에 접속된다.
입/출력 구조들(2041 - 204n)이 상응하는 입/출력 구조들(2061 - 206n, 2101 - 210n, 및 2141 - 214n)에 접속될 경우(도 3 및 도 4에 나타난 바와 같이), 출력 노드들(316)은 입력 노드들(346)에 접속되고 입/출력 노드들(312)은 입/출력 노드들(344)에 접속된다. 따라서, 패스 트랜지스터들(302)의 소스들은 원-샷(336)의 입력들에 접속되고, 패스 트랜지스터(302)의 드레인들 및 에지-조절 트랜지스터들(334)은 전기적으로 서로 접속되며, 에지 조절 트랜지스터들(334)의 소스들 및 풀-업 저항들(338)의 단자들(340)은 전기적으로 서로 접속된다. 따라서, 공통으로 접속 즉, 함께 접속되는 패스 트랜지스터(302)의 소스, 에지-조절 트랜지스터(304)의 드레인, 및 저항(308)의 단자(318)는 또한 입/출력 노드(310)에 접속되고 공통으로 접속 즉, 함께 접속되는 에지-조절 트랜지스터(334)의 드레인 및 저항(338)의 단자(342)는 또한 입/출력 노드(344)에 접속된다.
동작에서, 도 3d에서 나타난 선택 회로(360)와 같은 선택 회로는 데이터를 트랜스시버(140)에 전송하거나 트랜스시버(240)로부터 데이터를 수신하기 위하여 트랜스시버 회로들(2291, 2292, 229m) 사이에서 선택한다. 바꾸어 말하면, 선택회로(360)는 데이터를 트랜스시버(240)에 전송하거나 트랜스시버(240)로부터 데이터를 수신하기 위하여 트랜스시버 엘리먼트들(2301 - 230n, 2621 - 262n, 2701 - 270n)의 세트들 중 하나로부터 선택한다. 데이터를 트랜스시버 회로들(2291 - 229m)의 세트의 선택된 트랜스시버 회로에 전송하고 이로부터 데이터를 전송하는 동작은 도 2를 참조하여 트랜스시버들(1301, 1302, ..., 130n) 및 트랜스시버(140)에 대해 기재한 것과 유사하다.
도 7은 본 발명의 다른 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(400)의 블록 다이어그램이다. 도 7에서 도시되는 것은 SDIO 시스템들(2291, 2292, ..., 229m)이다. SDIO 시스템(2291)은, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 입/출력 노드들(2201, 2202, ..., 220n)에 각각 접속된 입/출력 노드들(2311, 2312, ..., 231n)을 갖고; SDIO 시스템(2292)은, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 입/출력 노드들(2211, 2212, ..., 221n)에 각각 접속된 입/출력 노드들(2611, 2612, ..., 261n)을 갖고; ...; SDIO 시스템(229m)은, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 입/출력 노드들(2231, 2232, ..., 223n)에 각각 접속된 입/출력 노드들(2711, 2712, ..., 271n)을 갖는다. 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200)의 입/출력 노드(128)는 중앙 처리 장치(CPU; 402)에 접속된다. CPU(402)는 트랜스시버 회로(240)를 포함한다. 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서(200), 트랜스시버들(2291, 2292, ..., 229m), 및 트랜스시버 회로(240)는 도 3A 내지 3D를 참조하여 기술되었다.
지금쯤은 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 및 제 1 전기 신호를 멀티플렉싱 및 레벨 쉬프트하거나 제 2 전기 신호를 레벨 쉬프트 및 디멀티플렉싱하는 것 중 하나를 위한 방법이 제공된다는 것이 인식될 것이다. 이는 복수의 상이한 타입의 시스템들 및 회로들 사이에서의 인터페이스하게 하는 데 설계 응용성을 증가시킨다. 전자 공학은 동작 공급 전압들이 감소하는 반면 시스템 복잡성이 증가하는 추세로 가고 있기 때문에, 현재의 기술을 사용해 설계된 시스템들 및 회로는 예전 및 아마도 구식 기술로 설계된 시스템들 및 회로들과 인터페이스될 수 있다. 예를 들어, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서 회로는 복수의 동작 전압들에서 동작하는 상이한 시스템들과 인터페이스 될 수 있다.
비록 특정 실시예들이 본원에 기재되지만, 본 발명은 기재된 실시예들에 한정되는 것으로 의도되지 않는다. 당업자는 변형 및 변경이 발명의 사상을 벗어나지 않으면서 행할 수 있다는 것을 인식할 것이다. 본 발명은 첨부된 청구의 범위 내에 서의 모든 이러한 변형들 및 변경들을 포함하는 것으로 의도된다.
도 1은 종래 기술의 논리 트랜스레이터의 회로 개략도이다;
도 2a 및 2b는 집합적으로 본 발명의 일 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서의 회로 개략도이다;
도 3a, 3b, 3c, 및 3d는 집합적으로 본 발명의 다른 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서의 블록 다이어그램이다;
도 4는 도3의 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서의 다른 블록 다이어그램이다;
도 5는 도 4의 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서의 입/출력 스테이지 일부분의 회로 개략도이다;
도 6는 도 4의 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서의 다른 입/출력 스테이지 일부분의 회로 개략도이다; 및
도 7은 본 발명의 다른 실시예에 따른 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서의 블록 다이어그램이다.

Claims (7)

  1. 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서에 있어서,
    제 1 노드, 제 2 노드, 및 제 3 노드를 갖는 제 1 양방향 데이터 전송 스테이지로서, 상기 제 3 노드는 제 1 소스의 동작 전위에 응답하여 동작하도록 구성되는, 상기 제 1 양방향 데이터 전송 스테이지;
    제 1 노드, 제 2 노드, 및 제 3 노드를 갖는 제 2 양방향 데이터 전송 스테이지로서, 상기 제 2 양방향 데이터 전송 스테이지의 상기 제 1 노드는 상기 제 1 양방향 데이터 전송 스테이지의 상기 제 2 노드에 결합되고, 상기 제 2 양방향 데이터 전송 스테이지의 상기 제 2 노드는 상기 제 1 양방향 데이터 전송 스테이지의 상기 제 1 노드에 결합되며, 상기 제 2 양방향 데이터 전송 스테이지의 상기 제 3 노드는 제 2 소스의 동작 전위에 응답하여 동작하도록 구성되는, 상기 제 2 양방향 데이터 전송 스테이지;
    제 1 노드, 제 2 노드, 및 제 3 노드를 갖는 제 3 양방향 데이터 전송 스테이지로서, 상기 제 3 양방향 데이터 전송 스테이지의 상기 제 2 노드는 상기 제 2 양방향 데이터 전송 스테이지의 상기 제 1 노드에 결합되고 상기 제 3 양방향 데이터 전송 스테이지의 상기 제 3 노드는 제 3 소스의 동작 전위에 응답하여 동작하도록 구성되는, 상기 제 3 양방향 데이터 전송 스테이지; 및
    제 1 노드, 제 2 노드, 및 제 3 노드를 갖는 제 4 양방향 데이터 전송 스테이지로서, 상기 제 4 양방향 데이터 전송 스테이지의 상기 제 1 노드는 상기 제 3 양방향 데이터 전송 스테이지의 상기 제 2 노드에 결합되고, 상기 제 4 양방향 데이터 전송 스테이지의 상기 제 2 노드는 상기 제 3 양방향 데이터 전송 스테이지의 상기 제 1 노드에 결합되며, 상기 제 4 양방향 데이터 전송 스테이지의 상기 제 3 노드는 상기 제 2 소스의 동작 전위에 응답하여 동작하도록 구성되는, 상기 제 4 양방향 데이터 전송 스테이지를 포함하는, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서.
  2. 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서에 있어서,
    적어도 두 개의 입력들 및 적어도 두 개의 출력들을 가지는 제 1 전도 채널로서, 상기 적어도 두 개의 입력들의 제 1 입력은 제 1 소스의 전위를 수신하기 위하여 결합되고, 상기 적어도 두 개의 입력들의 제 2 입력은 제 1 입/출력 노드로서 역할을 하며, 적어도 두 개의 출력들의 제 1 출력은 제 2 소스의 전위를 수신하기 위해 결합되고, 상기 적어도 두 개의 출력들의 제 2 출력은 제 2 입/출력 노드로서 역할을 하는, 상기 제 1 전도 채널; 및
    적어도 두 개의 입력들 및 적어도 두 개의 출력들을 가지는 제 2 전도 채널로서, 상기 적어도 두 개의 입력들의 제 1 입력은 제 3 소스의 전위를 수신하기 위해 결합되고, 상기 적어도 두 개의 입력들의 제 2 입력은 제 3 입/출력 노드로서 역할을 하며, 상기 적어도 두 개의 출력들의 제 1 출력은 상기 제 1 전도 채널의 상기 적어도 두 개의 출력들의 상기 제 1 출력에 결합되고, 상기 적어도 두 개의 출력들의 제 2 출력은 상기 제 1 전도 채널의 상기 적어도 두 개의 출력들의 상기 제 2 출력에 결합되는, 상기 제 2 전도 채널을 포함하는, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서.
  3. 제 2 항에 있어서,
    적어도 두 개의 입력들 및 적어도 두 개의 출력들을 가지는 제 3 전도 채널로서, 상기 적어도 두 개의 입력의 제 1 입력은 제 4 소스의 전위를 수신하기 위하여 결합되고, 상기 적어도 두 개의 입력들의 제 2 입력은 제 4 입/출력 노드로서 역할을 하며, 상기 적어도 두 개의 출력들의 제 1 출력은 상기 제 1 전도 채널의 상기 적어도 두 개의 출력들의 상기 제 1 출력에 결합되고, 상기 적어도 두 개의 출력들의 제 2 출력은 상기 제 1 전도 채널의 상기 적어도 두 개의 출력들의 상기 제 2 출력에 결합되는, 상기 제 3 전도 채널을 더 포함하는, 모놀리식 집적 멀티플렉서-트랜스레이터-디멀티플렉서.
  4. 모놀리식 집적 회로에서 제 1 전기 신호를 멀티플렉싱 및 레벨 쉬프트하는 방법에 있어서,
    복수의 전기 신호들을 수신하는 단계로서, 상기 모놀리식 집적 회로는 복수의 전도 채널들을 포함하고, 상기 복수의 전기 신호들의 각각의 전기 신호는 상기 복수의 전도 채널들의 전도 채널에 대응하는, 상기 수신 단계;
    상기 복수의 전기 신호들 중 제 1 전기 신호를 선택하는 단계; 및
    레벨 쉬프트된 제 1 전기 신호를 형성하기 위해 상기 선택된 제 1 전기 신호의 신호 레벨을 조절하는 단계를 포함하는, 모놀리식 집적 회로에서 제 1 전기 신호를 멀티플렉싱 및 레벨 쉬프트하는 방법.
  5. 모놀리식 집적 회로에서 전기 신호들을 멀티플렉싱 및 레벨 쉬프트하기 위한 방법에 있어서,
    복수의 전기 신호들을 수신하는 단계로서, 상기 모놀리식 집적 회로는 복수의 전도 채널들을 포함하고, 상기 복수의 전기 신호들의 각각의 전기 신호는 상기 복수의 전도 채널들의 전도 채널에 대응되는, 상기 수신 단계;
    상기 복수의 전기 신호들 중 전기 신호를 선택하는 단계; 및
    레벨 쉬프트된 선택된 전기 신호를 형성하기 위해 상기 선택된 전기 신호의 신호 레벨을 조절하는 단계로서, 상기 선택된 전기 신호의 상기 신호 레벨을 조절하는 단계는 상기 전기 신호를 증가시키는 단계를 포함하는, 상기 조절 단계를 포함하는, 모놀리식 집적 회로에서 전기 신호들을 멀티플렉싱 및 레벨 쉬프트하기 위한 방법.
  6. 모놀리식 집적 회로에서 전기 신호들을 멀티플렉싱 및 레벨 쉬프트하기 위한 방법으로서,
    복수의 전기 신호들을 수신하는 단계로서, 상기 모놀리식 집적 회로는 복수의 전도 채널들을 포함하고, 상기 복수의 전기 신호들의 각각의 전기 신호는 상기 복수의 전도 채널들의 전도 채널에 대응되고, 상기 복수의 전도 채널들 중 하나 이상의 전도 채널들은 제 1 및 제 2 방향들로 전기 신호를 전송할 수 있고, 상기 제 2 방향은 상기 제 1 방향에 반대되는, 상기 수신 단계;
    상기 복수의 전기 신호들 중 전기 신호를 선택하는 단계; 및
    레벨 쉬프트된 선택된 전기 신호를 형성하기 위해 상기 선택된 전기 신호의 신호 레벨을 조절하는 단계로서, 상기 선택된 전기 신호의 상기 신호 레벨을 조절하는 단계는 상기 전기 신호를 감소시키는 단계를 포함하는, 상기 조절 단계를 포함하는, 모놀리식 집적 회로에서 전기 신호들을 멀티플렉싱 및 레벨 쉬프트하기 위한 방법.
  7. 모놀리식 집적 회로에서 제 2 전기 신호를 레벨 쉬프트 및 디멀티플렉싱하는 방법에 있어서,
    제 2 전기 신호를 수신하는 단계로서, 상기 모놀리식 집적 회로는 복수의 전도 채널들을 포함하고, 상기 복수의 전기 신호들의 각각의 전기 신호는 상기 복수의 전도 채널들의 전도 채널에 대응하는, 상기 수신 단계;
    레벨 쉬프트된 제 2 전기 신호를 형성하기 위해 상기 제 2 전기 신호의 신호 레벨을 조절하는 단계; 및
    상기 레벨 쉬프트된 제 2 전기 신호를 복수의 입/출력 노드들로 전송하는 단계를 포함하는, 모놀리식 집적 회로에서 제 2 전기 신호를 레벨 쉬프트 및 디멀티플렉싱하는 방법.
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