CN101461062A - 功率ic器件及其制造方法 - Google Patents

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Abstract

本发明提供一种功率MOS晶体管的导通电阻较低且表层沟道MOS晶体管部分的处理速度较快的、功率IC器件及其制造方法。芯片(2a)表面的面方位为偏离硅的(110)结晶面－8°以上+8°以下的面方位，P沟道型沟槽功率MOS晶体管(10)具有：在芯片(2a)的表面上穿孔形成的沟槽(3)、沟槽(3)内的栅区(11)、沟槽(3)的横壁部分的反型沟区(12)、形成于芯片(2a)的表面层的源区(14)、形成于芯片(2a)的背面层的漏区(13)。表层沟道MOS晶体管(20)具有反型沟区(22)，其中，反型沟道电流的方向为偏离上述硅的<110>结晶方向－8°以上+8°以下的方向。

Description

功率IC器件及其制造方法
技术领域
本发明涉及一种具有P沟道型沟槽功率MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管和表层沟道MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的功率IC(Integrated Circuit：集成电路)器件。
详细来说，本发明涉及一种功率IC器件及其制造方法，该功率IC器件是由在同一芯片内形成有P沟道型沟槽功率MOS(Metal Oxide Semiconductor)晶体管和用于控制该P沟道型沟槽功率MOS的表层沟道MOS(Metal OxideSemiconductor)晶体管的器件。该P沟道型沟槽功率MOS(Metal OxideSemiconductor)晶体管主要用于高电压、大电流的开关以用于电源供给、电源切换，或用于继电器的负载切换等。
在此，“表层沟道MOS晶体管”是指，沟道电流的流动方向与芯片表面平行的MOS晶体管。
背景技术
为了控制和管理电源，用于处理大电流和高电压的功率MOS(Metal OxideSemiconductor)晶体管及其控制电路被集成化，功率IC(Integrated Circuit：半导体集成电路)器件也随之取得了进步。
上述功率IC器件在其特性上要求制造成本低、导通电阻低和处理速度快。功率IC器件在被用于高驱动电路时，仅容许在导通时出现极小的压降，因此，为实现极小的压降，则需要上述导通电阻较低。
对此，如图10所述，在专利文献1中揭示了一种由DMOS(Double DiffusedMetal Oxide Semiconductor：双重扩散MOS)晶体管和表层沟道MOS晶体管所集成得到的功率IC器件的结构，其中，DMOS晶体管为功率MOS晶体管，表层沟道MOS晶体管被利用为该DMOS晶体管的控制电路。该表层沟道MOS晶体管通过MOS晶体管的通用制造技术形成。即，该表层沟道MOS晶体管的结构为：在芯片的表层依次沉积阱、源极、漏极、栅极绝缘膜以及栅极。
在此，为满足上述特性要求之一的低制造成本，需利用P沟道型功率MOS晶体管来作为功率IC器件中的功率MOS晶体管。其原因在于，N沟道型功率MOS晶体管在接通时需有过载驱动电路(栅极升压电路)，该过载驱动电路用于提供高于电源电压的栅极电压，而P沟道型功率MOS晶体管不需要栅极升压电路。
专利文献1：美国专利第4795716号说明书(1989年1月3日专利)
专利文献2：日本国专利申请公开特开2004--356114号公报，公开日：2004年12月16日)
专利文献3：日本国专利申请公开特开2004-200672号公报，公开日：2004年7月15日)
非专利文献1：佐藤等(K.Sato et al.)，“氢氧化钾蚀刻后的单晶硅表面的粗糙度”(“Roughening of single-crystal silicon surface etched by KOH watersolution”)，“传感器和驱动器A，物理”(Sensors and Actuators，APHYSICAL)，英国、美国，“爱思维尔”(ELSEVIER)，1999年，第73卷，p.122-130
发明内容
然而，根据现有技术的功率IC器件及其制造方法，虽然通过使用P沟道型功率MOS晶体管可以实现低制造成本，但无法实现其它所要求的特性即低导通电阻；且还存在表层沟道MOS晶体管部分处理速度较慢的问题。
利用P沟道型功率MOS晶体管无法得到低导通电阻的原因如下所述。
即，市场上现在流通的是具有以硅(100)结晶面为表面的硅晶圆。使用该硅晶圆形成P沟道型功率MOS晶体管时，其沟道电流的方向一般为硅<100>结晶方向。在P沟道型功率MOS晶体管中，若沟道电流沿着硅<100>结晶方向流动时，则无法得到较高的迁移率，因此，导通电阻较高。
此现象在作为P沟道型功率MOS晶体管的、P沟道型沟槽功率MOS晶体管中也同样存在。
即，在对具有以硅(100)结晶面为表面的硅晶圆进行垂直穿孔所形成的沟槽功率MOS晶体管中，沟道电流从硅晶圆上层部分的源极流向硅晶圆下层部分的漏极。与上述同样，该流动方向为硅的<100>结晶方向，因此无法得到较高的迁移率，导通电阻也较高。
另一方面，功率IC器件的表层沟道MOS晶体管部分的处理速度低下在于下述原因。
即，由于表层沟道MOS晶体管是通过制造上述MOS晶体管的通用技术形成的，所以，当表层沟道MOS晶体管形成于上述硅晶圆的(100)结晶面上时，P型表层沟道MOS晶体管的反型沟道电流一般沿着硅<100>结晶方向流动，因此P沟区的空穴迁移率会降低，从而导致处理速度低下。
当以处理速度较低的表层沟道MOS晶体管来构成逻辑电路等时，整个功率IC器件的速度会降低。
对于该问题，在专利文献2和专利文献3中，揭示了一种用于提高单体的MOS晶体管的迁移率的方法。然而，在一个芯片上集成有不同功能的MOS晶体管时，该方法却无法同时提高各MOS晶体管的迁移率。也就是说，当一芯片上集成有功率MOS晶体管和表层沟道MOS晶体管时，无法同时提高功率MOS晶体管和表层沟道MOS晶体管的迁移率。
本发明是鉴于上述问题而开发的，目的在于提供一种其功率MOS晶体管的导通电阻较低且表层沟道MOS晶体管的处理速度较快的、功率IC器件及其制造方法。
为解决上述课题，本发明的功率IC器件的表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件的特征在于，上述芯片表面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；上述P沟道型沟槽功率MOS晶体管具有：沟槽，通过在上述芯片的表面进行垂直穿孔形成，使得该沟槽的横壁的至少一个面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；栅区，形成于上述沟槽内；沟槽功率MOS晶体管反型沟区，形成于上述沟槽的横壁部分；源区，形成于上述沟槽功率MOS晶体管反型沟区之上层的芯片表面层，并借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及漏区，形成于上述沟槽功率MOS晶体管反型沟区之下层的芯片背面层，电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着偏离硅<110>结晶方向-8°以上+8°以下的方向流入上述漏区；上述表层沟道MOS晶体管形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分。
另外，为解决上述课题，本发明的功率IC器件制造方法为功率IC器件的制造方法，其中，在该功率IC器件中表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件制造方法的特征在于，使用硅晶圆，其中，该硅晶圆表面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；上述P沟道型沟槽功率MOS晶体管的制造工序包括：在上述硅晶圆的表面进行垂直穿孔形成沟槽，使得该沟槽的横壁的至少一个面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；在上述沟槽内形成栅区；在上述沟槽的横壁部分形成沟槽功率MOS晶体管反型沟区；在上述沟槽功率MOS晶体管反型沟区之上层的硅晶圆表面层形成源区，使得该源区借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及在上述沟槽功率MOS晶体管反型沟区之下层的硅晶圆背面层形成漏区，使得电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着偏离硅<110>结晶方向-8°以上+8°以下的方向流入上述漏区；上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行。
在此，“硅(110)结晶面”是指，与z轴平行且与x轴在1相交、与y轴在1相交的面。其中，在硅(110)结晶面中，包含与上述面等效的面。另外，在以后所述的“硅(100)结晶面”是指，与硅结晶轴(x轴、y轴、z轴)有关，同时平行于x轴和y轴的面，以及与该面等效的面(同时平行于y轴和z轴的面、同时平行于z轴和x轴的面)。
另外，“硅<110>结晶方向”是指，上述硅(110)结晶面以及与该硅(110)结晶面等效的面的法线方向。“硅<100>结晶方向”是指，上述硅(100)结晶面以及与该硅(100)结晶面等效的面的法线方向。图2(a)和图2(b)表示结晶面和结晶方向之间的关系。
另外，“偏离硅(110)结晶面-8°以上+8°以下的面”是指：面的法线和硅(110)结晶面的法线之间的夹角为小于等于8°的面。
另外，“偏离硅<110>结晶方向-8°以上+8°以下的方向”是指：与硅<110>结晶方向之间的夹角为小于等于8°的方向。
根据上述发明，P沟道型沟槽功率MOS晶体管的反型沟区的电流在硅<110>结晶方向的±8°范围内流动，所以，功率MOS晶体管部分的导通电阻较低。
具体而言，在本发明的功率IC器件中，P沟道型沟槽功率MOS晶体管的反型沟区被设置于沟槽的横壁部分(纵型反型沟区)。源区和漏区分别形成于硅晶圆的上层部和下层部，且夹持上述沟槽功率MOS晶体管的反型沟区。因此，在反型沟区所诱起的电流是沿硅晶圆的厚度方向流动。
在此，本发明的P沟道型沟槽功率MOS晶体管形成于硅晶圆上，该硅晶圆的表面为硅(110)结晶面的±8°范围内的面，因此，硅晶圆的厚度方向为硅<110>结晶方向的±8°范围内的方向。
因此，反型沟区的电流方向在硅<110>结晶方向的±8°范围内。
如图3所示，与硅<100>结晶方向相比，在硅<110>结晶方向上的迁移率较高。
因此，能降低P沟道型沟槽功率MOS晶体管的导通电阻。具体而言，能够降低30％至40％。
另外，在本发明中对于结晶面和结晶方向，设置±8°的范围的理由如下。
MOS晶体管的迁移率对反型沟区的硅表面粗糙度具有很大的依存性，表面粗糙度越小，其迁移率就越高。
由于MOS晶体管制造工序中的碱性蚀刻，会造成硅表面粗糙，如非专利文献1所示，其粗糙度随硅结晶面不同而不同。
具体而言，对硅(110)结晶面来说，其粗糙度较小，但随着面方位偏离硅(110)结晶面，粗糙度将变大。
对此，在本发明中，为了得到所期望的迁移率，设定了上述±8°的范围作为不发生较大硅表面粗糙度的范围。
另一方面，表层沟道MOS晶体管的反型沟道电流流过上述芯片的表面部分，且该电流方向与上述芯片的表面平行，所以，能够设定反型沟道电流为硅结晶方向的任意一方向。即，通过在上述芯片表面上使表层沟道MOS晶体管的形成方位进行旋转，可使反型沟道电流的流动方向设定在0°至360°中的任意方位角上。
因此，能够实现适于表层沟道MOS晶体管的、反型沟道电流的方向，从而能得到处理速度较快的表层沟道型MOS晶体管。
由此，能够实现功率MOS晶体管的导通电阻较低且表层沟道MOS晶体管处理速度较快的、功率IC器件及其制造方法。
另外，为解决上述课题，在本发明的功率IC器件中，表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件的特征在于，上述芯片的表面为硅(110)结晶面；上述P沟道型沟槽功率MOS晶体管具有：沟槽，通过在上述芯片的表面上垂直穿孔形成，使得该沟槽的横壁的至少一个面为硅(110)结晶面；栅区，形成于上述沟槽内；沟槽功率MOS晶体管反型沟区，形成于上述沟槽的横壁部分；源区，形成于上述沟槽功率MOS晶体管反型沟区之上层的芯片表面层，并借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及漏区，形成于上述沟槽功率MOS晶体管反型沟区之下层的芯片背面层，电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着硅<110>结晶方向流入上述漏区；上述表层沟道MOS晶体管形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分。
另外，为解决上述课题，本发明的功率IC器件制造方法为功率IC器件的制造方法，其中，在该功率IC器件中表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件制造方法的特征在于，使用硅晶圆，其中该硅晶圆的表面为硅(110)结晶面；上述P沟道型沟槽功率MOS晶体管的制造工序包括：通过在上述硅晶圆的表面进行垂直穿孔来形成沟槽，使得该沟槽的横壁的至少一个面为硅(110)结晶面；在上述沟槽内形成栅区；在上述沟槽的横壁部分形成沟槽功率MOS晶体管反型沟区；在上述沟槽功率MOS晶体管反型沟区之上层的硅晶圆表面层形成源区，使得该源区借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及在上述沟槽功率MOS晶体管反型沟区之下层的硅晶圆背面层形成漏区，使得电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着硅<110>结晶方向流入上述漏区；上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行。
根据上述发明，用以形成功率IC器件的上述芯片的表面为硅(110)结晶面，所以能进一步降低上述功率IC器件的导通电阻。其原因在于，在硅<110>结晶方向上的迁移率为最大。
另外，在本发明的功率IC器件中，优选上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向偏离硅<110>结晶方向-8°以上+8°以下。
另外，在本发明的功率IC器件制造方法中，优选上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行并且偏离硅<110>结晶方向-8°以上+8°以下。
由此，在P型表层沟道MOS晶体管中，由于反型沟区的电流在硅<110>结晶方向的±8°方向上流动，所以P型表层沟道MOS晶体管的迁移率较高，处理速度较快。
例如，图5(a)表示P型表层沟道MOS晶体管(P沟道型MOS晶体管)的漏极电流(流经反型沟区的电流)强度与硅结晶方向之间的关系。如图5(a)所示，较之于硅<100>结晶方向，漏极电流在硅<110>结晶方向上较容易流动。这表示，在P型表层沟道MOS晶体管中，通过使漏极电流在硅<110>结晶方向上流动，可提高处理速度。
因此，能够降低P沟道型沟槽功率MOS晶体管的导通电阻，同时能使表层沟道MOS晶体管实现高速化，其中，该表层沟道MOS晶体管对该P沟道型沟槽功率MOS晶体管的逻辑电路等进行控制。
另外，在本发明的功率IC器件中，优选上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向为硅<110>结晶方向。
另外，在本发明的功率IC器件制造方法中，优选上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行，且该反型沟道电流的方向为硅<110>结晶方向。
由此，当流过反型沟区的电流方向为硅<110>结晶方向时，上述P型表层沟道MOS晶体管的空穴迁移率得到提高，从而可降低导通电阻。
另外，在本发明的功率IC器件中，优选上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向偏离硅<100>结晶方向-8°以上+8°以下。
另外，在本发明的功率IC器件制造方法中，优选上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行并且偏离硅<100>结晶方向-8°以上+8°以下。
由此，在N型表层沟道MOS晶体管中，由于反型沟区的电流在硅<100>结晶方向的±8°方向上流动，所以N型表层沟道MOS晶体管的迁移率较高，处理速度较快。
例如，图5(b)表示N型表层沟道MOS晶体管(N沟道型MOS晶体管)的漏极电流(流过反型沟区的电流)强度和硅结晶方向之间的关系。如图5(b)所示，较之于硅<110>结晶方向，漏极电流在硅<100>结晶方向上较容易流动。这表示，在N型表层沟道MOS晶体管中，通过使漏极电流在硅<100>结晶方向上流动，可提高处理速度。
因此，能够降低P沟道型沟槽功率MOS晶体管的导通电阻，同时使表层沟道MOS晶体管实现高速化，其中，该表层沟道MOS晶体管对该P沟道型沟槽功率MOS晶体管的逻辑电路等进行控制。
另外，在本发明的功率IC器件中，优选上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向为硅<100>结晶方向。
另外，在本发明的功率IC器件的制造方法中，优选上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区，使得反型沟道电流的方向与上述硅晶圆的表面平行，且该反型沟道电流的方向为硅<100>结晶方向。
由此，当流过反型沟区的电流方向为硅<110>结晶方向时，上述N型表层沟道MOS晶体管的电子迁移率较高，可降低导通电阻。
另外，在本发明的功率IC器件中，优选上述P沟道型沟槽功率MOS晶体管具有多个并排设置的沟槽，其中，该沟槽的横壁的面方位与偏离硅(110)结晶面-8°以上+8°以下的面方位平行。
另外，在本发明的功率IC器件中，更为优选上述P沟道型沟槽式MOS晶体管具有多个并排设置的沟槽，其中，该沟槽的横壁与硅(110)结晶面平行。
由此，既可满足功率IC器件的高度集成化和高密度化要求，又能确保流过漏区的电流。
另外，在本发明的功率IC器件中，优选上述表层沟道MOS晶体管是由P型表层沟道MOS晶体管和N型表层沟道MOS晶体管成对地构成的表层沟道CMOS(Complementary Metal Oxide Semiconductor)晶体管。
由此，可实现表层沟道MOS晶体管的高度集成化和制造工序的简略化。
另外，在本发明的功率IC器件中，优选上述P沟道型沟槽功率MOS晶体管的沟槽内壁面形成有栅极绝缘膜，其中，该栅极绝缘膜由第一层和第二层构成；上述第一层是通过在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理所形成的层；上述第二层是在上述第一层上通过CVD氧化处理所沉积的层。
另外，在本发明的功率IC器件的制造方法中，优选的是，上述P沟道型沟槽功率MOS晶体管的栅极绝缘膜的制造工序包括：第一层形成步骤，在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理形成第一层；以及第二层形成步骤，在上述第一层上通过CVD氧化处理沉积形成第二层。
由此，本发明的功率IC器件能够处理大电流。具体而言，通过上述两个不同步骤形成P沟道型沟槽功率MOS晶体管的栅极绝缘膜，可较容易地增加栅极绝缘膜的膜厚。这是由于，比起通过等离子氧化形成第一层的步骤，通过CVD氧化形成第二层的步骤能够较容易地实现厚膜化。
因此，由于不易发生绝缘破损，所以能够处理例如50A左右的大电流。
另外，在沟槽内壁的硅(110)结晶面上形成栅极绝缘膜时，上述栅极绝缘膜的形成方法更为有效。
即，由于沟槽的形成，作为沟槽内壁的硅(110)结晶面的表面形状容易变得粗糙。在此，使用现有的方法对上述沟槽内壁实施氧化来形成栅极绝缘膜时，其栅极绝缘膜的破损极限会变得较低。这是由于所形成的栅极绝缘膜的厚度较薄，无法充分覆盖作为栅极绝缘膜衬底的硅(110)结晶面的凹凸。具体而言，在所形成的栅极绝缘膜中出现膜厚较薄的部分，该部分成为破损点，导致栅极绝缘膜的破损极限降低。
对此，在本发明的功率IC器件中，由于在等离子氧化后进行CVD氧化来形成P沟道型沟槽功率MOS晶体管的栅极绝缘膜，所以，能够充分增大栅极绝缘膜的膜厚。因此，即使是在沟槽内壁的硅(110)结晶面上，也很难发生绝缘破损，其结果，能够处理大电流。
另外，在本发明的功率IC器件中，优选上述栅极绝缘膜的第一层的厚度为5nm至8nm，上述栅极绝缘膜的第二层的厚度为30nm至100nm。
由此，能进一步有效地形成可处理大电流的栅极绝缘膜。
另外，在本发明的功率IC器件中，优选形成有用以控制上述P沟道型沟槽功率MOS晶体管的上述表层沟道MOS晶体管。
因此，由于在同一芯片上形成有P沟道型沟槽功率MOS晶体管和用于控制该P沟道型沟槽功率MOS晶体管的表层沟道MOS晶体管，所以，能够仅通过一个芯片即可确保P沟道型沟槽功率MOS晶体管的安全动作。
附图说明
图1是表示本发明的功率IC器件结构的要部立体图。
图2(a)是表示硅晶圆的结晶方向的平面图。
图2(b)是表示硅晶圆的结晶方向的一部分的立体图。
图3是表示上述功率IC器件中的硅晶圆的硅(100)结晶面以及硅(110)结晶面上的空穴迁移率的图表。
图4是表示上述硅晶圆上的P沟道型沟槽功率MOS晶体管的方向和表层沟道MOS晶体管的方向的立体图。
图5(a)是表示在P沟道型MOS晶体管中，沟道方向和漏极电流之间关系的图。
图5(b)是表示在N沟道型MOS晶体管中，沟道方向和漏极电流之间关系的图。
图6是表示上述功率IC器件在制造工序中的要部的剖面图。
图7是表示上述功率IC器件在制造工序中的要部的剖面图。
图8是表示上述功率IC器件在制造工序中的要部的剖面图。
图9(a)是表示功率MOS晶体管为P沟道型时的各功率IC器件的电路的框图。
图9(b)是表示功率MOS晶体管为N沟道型时的各功率IC器件的电路的框图。
图10是表示现有技术的IC器件的要部的剖面图。
标号说明
1        功率IC器件
2        硅晶圆
2a       芯片
2b       基底层
2c       顶层
3        沟槽
3a       沟槽的横壁
3b       沟槽的横壁
10       P沟道型沟槽功率MOS晶体管
11       栅区
12       反型沟区(沟槽功率MOS晶体管反型沟区)
13       漏区
13a      漏极
14       源区
14a      源极
15       N阱
16       栅极绝缘膜
17       焊垫氧化膜
20       表层沟道MOS晶体管
21a      栅极
22     反型沟区(表层沟道MOS晶体管反型沟区)
23     漏区
23a    漏极
24     源区
24a    源极
25     高电压N阱
26     P阱
27     栅极绝缘膜
30     TA区域
32     选择氧化膜
34     CVD氧化层
37     多晶硅
38     多晶硅选择氧化膜
39     掩模
40     多晶硅层
44     掩模
46     金属电极
50     P沟道型功率MOS晶体管
51     N沟道型功率MOS晶体管
52     栅极升压电路
具体实施方式
下面，参照附图1至9说明本发明的一实施方式。
如图1所示，在本实施方式的功率IC(Integrated Circuit：半导体集成电路)器件1中，在同一芯片2a上形成有P沟道型沟槽功率MOS(Metal OxideSemiconductor)晶体管10和作为表层沟道MOS(Metal Oxide Semiconductor)晶体管20的CMOS晶体管。
上述P沟道型沟槽功率MOS晶体管10在芯片2a的一部分表面层形成有长方体状的沟槽3。具体而言，该沟槽3的横壁中的2个面为硅晶圆2的(110)结晶面。另外，一个P沟道型沟槽功率MOS晶体管10中形成有4个沟槽3。该4个沟槽3以大致平行且邻接的形式形成在硅晶圆2的<100>结晶方向上。
此外，栅区11以填埋的形式形成在该沟槽3的内部。另外，反型沟区12形成于上述沟槽3的横壁部分。
此外，漏极13a形成在上述芯片2a的背面层，同时，在上述芯片2a的表面层中的上述栅区11和反型沟区12的上层的表面层形成有源区14。
另外，N阱(NW)15成为上述反型沟区12，在N阱(NW)15的下层区域和漏极13a之间形成有漏区13。
根据上述结构，P沟道型沟槽功率MOS晶体管10的沟道电流沿着芯硅晶圆2的厚度方向流经在上述反型沟区12。
另一方面，作为上述表层沟道MOS晶体管20的CMOS晶体管形成在上述芯片2a的表面层中的、不存在沟槽3的表面层。该表层沟道MOS晶体管20(CMOS晶体管)具有现有的结构。具体而言，在上述芯片2a的表面层，形成有与表面层大致平行的反型沟区22。在上述反型沟区22的两端部形成有漏区23和源区24。另外，在上述反型沟区22的上层，形成有栅极21a。
接着，基于图6的(a)至(c)、图7的(a)至(c)、图8的(a)至(d)对上述结构的功率IC器件1的制造方法进行说明。
另外，可适宜利用现有技术中的IC制造工序来形成本实施方式中的P沟道型沟槽功率MOS晶体管10和作为表层沟道MOS晶体管20的CMOS晶体管。
本实施方式中的功率IC器件1是以硅晶圆2为基材所形成的，硅晶圆2以(110)结晶面为表面。
首先，如图6(a)所示，在硅晶圆2中掺杂硼，使其具有P型的导电性。在进行掺杂时，在上述硅晶圆2内的厚度方向上形成有两个载流子浓度不同的层，即基底层2b和基底层2b上方的顶层2c。
具体而言，在掺杂时，例如使上述基底层2b的电阻率为0.005Ω·cm至0.01Ω·cm。
另外，在掺杂时使上述顶层2c具有由所要求的、P沟道型沟槽功率MOS晶体管10的电气特性所决定的电阻率(Pepi)和厚度(Xepi)。具体而言，例如所要求的、P沟道型沟槽功率MOS晶体管10的击穿电压为80v时，则在进行掺杂时使上述顶层2c的电阻率为5Ω·cm，且掺杂深度为10μm至15μm。另外，本结构中所形成的顶层2c为外延型的导电层。
其次，对硅晶圆2的外延型顶层2c实施热氧化，然后形成表层沟道MOS晶体管20(CMOS晶体管)用的高电压N阱(High Voltage Nwell：HNW)25。具体而言，通过掺杂磷形成该高电压N阱25，同时使掺杂深度为5μm至8μm。
其次，形成表层沟道MOS晶体管20(CMOS晶体管)用的P阱(PW：Pwell)26。具体而言，在上述高电压N阱25区域内掺杂硼以形成该P阱26，同时使掺杂深度为1.5μm至3μm，掺杂浓度大致为1×1017at/cm3至3×1017at/cm3。
其次，形成P沟道型沟槽功率MOS晶体管10用的N阱(NW)15。具体而言，在硅晶圆2的表面层上形成掩模31，掩模31仅在TA(Trench Power MOSTransistor Area：沟槽功率MOS晶体管区域)区域30有开口，其中，该TA区域30为P沟道型沟槽功率MOS晶体管10的形成区域。其后，掺杂磷，使掺杂深度为1.5μm至3μm，掺杂浓度大致为0.5×1017at/cm3至2×1017at/cm3。
通过进行掺杂，形成上述高电压N阱25、P阱26及N阱15后，以摄氏1050度的热处理实施扩散，从而形成最终的掺杂区域。
其次，形成焊垫氧化膜17，使其厚度大约为30nm以下，然后，形成氮化膜(未图示)，使其厚度大约为120nm以下。
除去仅在上述TA区域30具有开口的掩模31，使硅晶圆2的整个表面露出。也就是说，在硅晶圆2的表面上使有源区域(active area)的整个表面露出，该有源区域为P沟道型沟槽功率MOS晶体管10和表层沟道MOS晶体管20(CMOS晶体管)的形成区域。
接着，形成选择氧化膜(Local Oxidation of Silicon：LOCOS)32。具体来说，形成该选择氧化膜32使其厚度大约在300nm～600nm之间，并以此来使表层沟道MOS晶体管20(CMOS晶体管)的元件进行分离。另外，该选择氧化膜32可以按照一般公知的方法来形成。
在选择氧化膜32形成后，形成表层沟道MOS晶体管20(CMOS晶体管)的栅极绝缘膜27。具体来说，通过对硅晶圆2进行热氧化之后形成栅极绝缘膜27，栅极绝缘膜27的厚度取决于驱动电压，例如为14～20nm之间的厚度。
其次，如图6(b)所示，在露出上述TA区域30后，进行CVD(Chemical VaporDeposition：化学气相沉积)氧化，以形成厚度约300nm的CVD氧化层34。然后使用现有光蚀刻技术在上述CVD氧化层34形成沟槽图案。“沟槽图案”是指，在硅晶圆2的表面上所形成的用以形成沟槽3的轮廓。
然后以该沟槽图案为掩模实施蚀刻，以形成沟槽3。
此时，在一个P沟道型沟槽功率MOS晶体管10中形成4个沟槽3。
另外，各沟槽3在形态上大致为长方体形，且从硅晶圆2的表面向其厚度方向呈挖入的状态，即在硅晶圆2的表面上垂直穿孔的状态。在此，各沟槽的宽度为0.3μm至1μm。
所形成的各沟槽3的方向为<100>结晶方向。因此，上述4个沟槽3形成为与<100>结晶方向呈平行的平行线状。
另外，由于沟槽3沿<100>结晶方向形成，所以，其结果，沟槽3的横壁为硅晶圆2的(110)结晶面。其中，“沟槽3的横壁”是指构成沟槽3的内壁，且该内壁的面的方向与硅晶圆2的厚度方向大致平行。
在通过蚀刻形成上述沟槽3后，除去表层的CVD氧化层34。然后，为降低沟槽3横壁表面的粗糙度，在湿环境下，以摄氏1050度对上述沟槽3的内表面实施热氧化，热氧化至200nm的厚度，其后除去热氧化后的层。
其次，如图6(c)所示，对沟槽3的内表面实施氧化，以形成P沟道型沟槽功率MOS晶体管10的栅极绝缘膜16。其中，该栅极绝缘膜16的厚度是由P沟道型沟槽功率MOS晶体管10要求的电压条件和电气特性所决定的。例如当所要求的耐电压为80V时，则栅极绝缘膜16的厚度设定为40μm至80μm。
上述内表面的氧化具体分为两阶段，即实施硅热氧化和CVD氧化并用。这是为了弥补沟槽3横壁表面粗糙度较大的缺陷。具体而言，首先作为第一阶段的氧化，在氩基气氛或氪基气氛中对沟槽内部实施等离子氧化，从而，形成厚度为5nm至8nm的栅极绝缘膜16的第一层。其次，作为第二阶段的氧化，实施CVD氧化，从而形成厚度为30nm至100nm的栅极绝缘膜16的第二层。
其次，如图7(a)所示，在上述沟槽3的内部形成栅区11。具体而言，在形成有上述栅极绝缘膜16的沟槽3内填充多晶硅37，接着为实现N型的导电性，实施POC13的掺杂从而形成栅区11。
接着，通过去除从沟槽3上面露出的上述多硅晶37，对沟槽3的上端面实施平坦化。该平坦化例如可通过回蚀、化学性机械研磨(Chemical MechanicalPolishing：CMP)等周知方法来实施。
其次，如图7(b)所示，使实施平坦化后的上述栅区11的上层部分绝缘。具体而言，通过对填充在上述栅区11内的多晶硅上层部进行氧化，形成多晶硅选择氧化膜38，从而使上述栅区11绝缘。
其次，如图7(c)所示，形成P沟道型沟槽功率MOS晶体管10的源区14。具体而言，形成掩模39，仅使得上述栅区11和P沟道型沟槽功率MOS晶体管10的N阱15上层部分露出，其后，仅对上述N阱15进行选择性地掺杂硼，从而形成上述源区14。此时将掺杂浓度设定为2×1015ions/cm2。
接着，如图8(a)所示，将上述TA区域30范围之外的、覆盖硅晶圆2表面层的掩模39去除。
接着，在硅晶圆2的表面上全面地形成多晶硅层40。该多晶硅层40经过以下图案化步骤，形成表层沟道MOS晶体管20(CMOS晶体管)的栅极电极21a。具体而言，首先，为形成表层沟道MOS晶体管20(CMOS晶体管)的栅极电极21a而进行前阶段的掺杂。即，对上述多晶硅层40实施磷掺杂，以形成N型的半导体层。
然后，如图8(b)所示，对上述多晶硅层40实施光蚀刻，进行图案化，形成表层沟道MOS晶体管20(CMOS晶体管)的栅极电极21a。
其后，到功率IC器件1完全形成为止的工序可使用公知通用的方法来进行。即，如图8(c)所示，根据需要在形成掩模44后实施选择性地掺杂，从而形成表层沟道MOS晶体管20(CMOS晶体管)的源区24和漏区23。通过N+和P+的选择性掺杂，形成表层沟道MOS晶体管20(CMOS晶体管)和P沟道型沟槽功率MOS晶体管10。
其次，如图8(d)所示，使用公知的技术形成金属连接线45，从而形成P沟道型沟槽功率MOS晶体管10的源极14a、表层沟道MOS晶体管20(CMOS晶体管)的漏极23a和源极24a等的金属电极46。并通过其它工序完全形成功率IC器件1。
其次，对上述功率IC器件1中的表层沟道MOS晶体管20(CMOS晶体管)和P沟道型沟槽功率MOS晶体管10之间的关系进行说明。
在本实施方式的功率IC器件中，P沟道型沟槽功率MOS晶体管10和表层沟道MOS晶体管20(CMOS晶体管)形成于同一芯片2a。
在此，关于表层沟道MOS晶体管20(CMOS晶体管)对P沟道型沟槽功率MOS晶体管10所进行的控制内容，并不作限定。例如可以是电流控制、电压控制、温度控制等。
另外，图9(a)是表示使用了本实施方式中的功率IC器件1的高驱动电路的框图。该高驱动电路具有：P沟道型功率MOS晶体管50以及与该P沟道型功率MOS晶体管50连接的Vdd和负载。另外，该P沟道型功率MOS晶体管50与用于控制P沟道型功率MOS晶体管50的控制块相连接。
在此，本实施方式的高驱动电路与图9(b)所示的使用了N沟道型功率MOS晶体管51的高驱动电路不同的是，P沟道型功率MOS晶体管50和控制块之间没有设置栅极升压电路52。这是由于在本实施方式的功率IC器件1中，使用了P沟道型功率MOS晶体管50作为功率MOS晶体管，所以，不需要使用栅极升压电路52。
如上所述，在本实施方式的功率IC器件1中，P沟道型沟槽功率MOS晶体管10的反型沟区12中的电流方向为硅<110>结晶方向，表层沟道MOS晶体管20(CMOS晶体管)的反型沟区22中的电流方向与上述芯片表面平行，且与硅<110>结晶方向相同。
因此，能提供具有以下特点的功率IC器件1及其制造方法，即，功率MOS晶体管部分的导通电阻较低、且表层沟道MOS晶体管部分的处理速度较高，特别是CMOS晶体管中的P型MOS晶体管部分的处理速度较高。
更详细而言，在本实施方式的功率IC器件1中，P沟道型沟槽功率MOS晶体管10的反型沟区12形成于沟槽3横壁的附近(纵型反型沟区)。另外上述反型沟区12被夹持于源区14和漏区13之间，且源区14形成于硅晶圆2的上层部，漏区13形成于硅晶圆2的下层部。因此，在反型沟区12中被诱起的电流沿着硅晶圆2的厚度方向流动。另一方面，由于本实施方式的功率IC器件1形成在具有以硅(110)结晶面为表面的硅晶圆2上，所以，硅晶圆2的厚度方向为硅<110>结晶方向。因此，反型沟区12中的电流方向与硅<110>结晶方向相同。其结果，与沟道电流的方向为硅<100>结晶方向的场合相比，迁移率较高，且能抑制30％至40％的导通电阻。
另外，本实施方式的表层沟道MOS晶体管20(CMOS晶体管)的反型沟区22中的电流在硅的<110>结晶方向上流动。因此，如上所述，特别是P型MOS晶体管部分的空穴迁移率较高，处理速度变快。
根据以上结果，在本实施方式的功率IC器件1中，能够降低P沟道型沟槽功率MOS晶体管10的导通电阻，同时，能够使得用于控制P沟道型沟槽功率MOS晶体管10的表层沟道MOS晶体管20实现高速化。
另外，在本实施方式的功率IC器件1中，P沟道型沟槽功率MOS晶体管10具有多个并排设置的沟槽3，该沟槽3在<100>结晶方向上延伸至内部，所以，既能达到高度集成化，又能确保流过漏区23的电流。
另外，在本实施方式的功率IC器件1中，P沟道型沟槽功率MOS晶体管10的沟槽3的内横壁上具有由第一层和第二层构成的栅极绝缘膜16，上述第一层通过在Ar基或Kr基气氛中对沟槽内部实施等离子氧化所形成的层，上述第二层通过在上述第一层上进行CVD氧化而沉积形成的层。因此，即使在沟槽3内横壁的硅(110)结晶面上形成栅极绝缘膜16，也很难引起绝缘破损，从而能够处理大电流。
另外，在本实施方式的功率IC器件1中，P沟道型沟槽功率MOS晶体管10的栅极绝缘膜16的第一层厚度为5nm至8nm，上述栅极绝缘膜的第二层厚度为30nm至100nm。因此，能更有效地形成可处理大电流的栅极绝缘膜16。
另外，在本实施方式的功率IC器件1中，所形成的表层沟道MOS晶体管20(CMOS晶体管)用于控制P沟道型沟槽功率MOS晶体管10。因此，可仅通过一个芯片2a就能确保P沟道型沟槽功率MOS晶体管10的安全动作。
本发明并不限于上述各实施方式，可以根据权利要求所示的范围进行各种变化，适当地组合不同实施方式记述的技术手段而得到的实施方式也包含于本发明的技术范围之内。
例如，在上述实施方式中，将沟槽3的个数设定为4个，但并不限定于此，也可以设定为1个或4以外的多个。若沟槽的个数较少，则可对功率IC器件进行高密度化，若沟槽的个数较多，则可增加流过漏区13的电流。在此，从既可使功率IC器件高密度化又可确保流过漏区13的电流的观点上考虑，优选沟槽的个数为2至10个。另外，从降低制造工序难度和减小制造成本的观点上考虑，更优选沟槽的个数为2个至5个。
另外，在上述实施方式中，通过等离子氧化和CVD氧化来形成栅极绝缘膜16，但并不限定于此，例如也可仅通过等离子氧化来形成。
另外，关于与P沟道型沟槽功率MOS晶体管10在同一芯片2a内形成的、表层沟道MOS晶体管20以外的晶体管(功率晶体管以外的晶体管)，也并不作特别限定。本发明的功率IC器件1形成于具有以(110)结晶面为表面的硅晶圆2上。因此，与形成在具有以(100)结晶面为表面的硅晶圆上的N沟道型MOS晶体管相比，形成在硅晶圆表面上的N沟道型MOS晶体管的迁移率可能会降低。对此，可根据不同的目的，适宜地设计变更N沟道型MOS晶体管和P沟道型MOS晶体管的数量的比率。
另外，在上述实施方式中，在作为表层沟道MOS晶体管20的CMOS晶体管中，P型部分中的反型沟道电流的方向与N型部分中的反型沟道电流的方向互相平行。但上述P型部分中的反型沟道电流的方向和上述N型部分中的反型沟道电流的方向并不仅限于互相平行，例如也可互相垂直。
另外，本发明的表层沟道MOS晶体管并不限定于上述CMOS晶体管，例如，也可使用单体的P型表层沟道MOS晶体管，或者单体的N型表层沟道MOS晶体管，或该两种晶体管的组合。
如上所述，例如，在使CMOS晶体管的P型部分反型沟道电流的方向和N型部分反型沟道电流的方向相异时；或在不将CMOS晶体管作为表层沟道MOS晶体管，而是将例如单体的P型表层沟道MOS晶体管或单体的N型表层沟道MOS晶体管作为表层沟道MOS晶体管时，优选将上述各晶体管的反型沟道电流的方向设定为下述。
即，优选P型的反型沟道电流的方向为偏离硅<110>结晶方向-8°以上+8°以下的方向。另一方面优选N型的反型沟道电流的方向为偏离硅的<100>结晶方向-8°以上+8°以下的方向。
更优选上述P型的反型沟道电流的方向为硅<110>结晶方向，另一方面更优选上述N型的反型沟道电流的方向为硅<100>结晶方向。
芯片的表面形成于硅(110)结晶面上，表层沟道MOS晶体管的反型沟区中的电流和P沟道型沟槽MOS晶体管的反型沟区中的电流沿硅<110>结晶方向流动。
根据本发明的功率IC器件及其制造方法，如上所述，上述芯片表面的面方位为偏离硅的(110)结晶面-8°以上+8°以下的面方位，上述表层沟道MOS晶体管的反型沟道电流流过上述芯片的表面部分，且该反型沟道电流方向与上述芯片的表面平行。
因此，可提供一种功率MOS晶体管的导通电阻较低且表层沟道MOS晶体管的处理速度较快的、功率IC器件及其制造方法。
工业可利用性
本发明以低成本提供具有高迁移率、高耐压及高耐压特性的P沟道型沟槽功率MOS晶体管10和表层沟道MOS晶体管20。即，能提供处理大电流和高电压的功率IC器件1。因此，适用于需要高电压、大电流开关的电路。

Claims (23)

1.一种功率IC器件，其中，表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件的特征在于，
上述芯片表面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；
上述P沟道型沟槽功率MOS晶体管具有：沟槽，通过在上述芯片的表面进行垂直穿孔形成，使得该沟槽的横壁的至少一个面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；栅区，形成于上述沟槽内；沟槽功率MOS晶体管反型沟区，形成于上述沟槽的横壁部分；源区，形成于上述沟槽功率MOS晶体管反型沟区之上层的芯片表面层，并借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及漏区，形成于上述沟槽功率MOS晶体管反型沟区之下层的芯片背面层，
电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着偏离硅<110>结晶方向-8°以上+8°以下的方向流入上述漏区；
上述表层沟道MOS晶体管形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片表面平行的方向流经上述芯片的表面部分。
2.根据权利要求1所述的功率IC器件，其特征在于：
上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；
形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向偏离硅<110>结晶方向-8°以上+8°以下。
3.根据权利要求1所述的功率IC器件，其特征在于：
上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；
形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向偏离硅<100>结晶方向-8°以上+8°以下。
4.根据权利要求1至3中任意一项所述的功率IC器件，其特征在于：
上述P沟道型沟槽功率MOS晶体管具有多个并排设置的沟槽，其中，该沟槽的横壁的面方位与偏离硅(110)结晶面-8°以上+8°以下的面方位平行。
5.一种功率IC器件，其中，表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管的形成于同一个芯片，该功率IC器件的特征在于，
上述芯片的表面为硅(110)结晶面；
上述P沟道型沟槽功率MOS晶体管具有：沟槽，通过在上述芯片的表面上垂直穿孔形成，使得该沟槽的横壁的至少一个面为硅(110)结晶面；栅区，形成于上述沟槽内；沟槽功率MOS晶体管反型沟区，形成于上述沟槽的横壁部分；源区，形成于上述沟槽功率MOS晶体管反型沟区之上层的芯片表面层，并借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及漏区，形成于上述沟槽功率MOS晶体管反型沟区之下层的芯片背面层，
电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着硅<110>结晶方向流入上述漏区；
上述表层沟道MOS晶体管形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分。
6.根据权利要求5所述的功率IC器件，其特征在于：
上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；
形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向为硅<110>结晶方向。
7.根据权利要求5所述的功率IC器件，其特征在于：
上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；
形成有表层沟道MOS晶体管反型沟区，其中，反型沟道电流沿着与上述芯片的表面平行的方向流经上述芯片的表面部分，该方向为硅<100>结晶方向。
8.根据权利要求5至7中任意一项所述的功率IC器件，其特征在于：
上述P沟道型沟槽功率MOS晶体管具有多个并排设置的沟槽，其中，该沟槽的横壁与硅(110)结晶面平行。
9.根据权利要求1或5所述的功率IC器件，其特征在于：
上述表层沟道MOS晶体管是由P型表层沟道MOS晶体管和N型表层沟道MOS晶体管成对构成的表层沟道CMOS晶体管。
10.根据权利要求1至3和5至7中任意一项所述的功率IC器件，其特征在于：
上述P沟道型沟槽功率MOS晶体管的沟槽内壁面形成有栅极绝缘膜，其中，该栅极绝缘膜由第一层和第二层构成；
上述第一层是通过在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理所形成的层；
上述第二层是在上述第一层上通过CVD氧化处理所沉积的层。
11.根据权利要求4所述的功率IC器件，其特征在于：
上述P沟道型沟槽功率MOS晶体管的沟槽内壁面形成有栅极绝缘膜，其中，该栅极绝缘膜由第一层和第二层构成；
上述第一层是通过在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理所形成的层；
上述第二层是在上述第一层上通过CVD氧化处理所沉积的层。
12.根据权利要求8所述的功率IC器件，其特征在于：
上述P沟道型沟槽功率MOS晶体管的沟槽内壁面形成有栅极绝缘膜，其中，该栅极绝缘膜由第一层和第二层构成；
上述第一层是通过在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理所形成的层；
上述第二层是在上述第一层上通过CVD氧化处理所沉积的层。
13.根据权利要求9所述的功率IC器件，其特征在于：
上述P沟道型沟槽功率MOS晶体管的沟槽内壁面形成有栅极绝缘膜，其中，该栅极绝缘膜由第一层和第二层构成；
上述第一层是通过在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理所形成的层；
上述第二层是在上述第一层上通过CVD氧化处理所沉积的层。
14.根据权利要求10所述的功率IC器件，其特征在于：
上述栅极绝缘膜的第一层的厚度为5nm至8nm，上述栅极绝缘膜的第二层的厚度为30nm至100nm。
15.根据权利要求11至13中的任意一项所述的功率IC器件，其特征在于：
上述栅极绝缘膜的第一层的厚度为5nm至8nm，上述栅极绝缘膜的第二层的厚度为30nm至100nm。
16.根据权利要求1或5所述的功率IC器件，其特征在于：
所形成的上述表层沟道MOS晶体管用于控制上述P沟道型沟槽功率MOS晶体管。
17.一种功率IC器件制造方法，其中，在该功率IC器件中表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件制造方法的特征在于，
使用硅晶圆，其中，该硅晶圆表面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；
上述P沟道型沟槽功率MOS晶体管的制造工序包括：在上述硅晶圆的表面进行垂直穿孔形成沟槽，使得该沟槽的横壁的至少一个面的面方位为偏离硅(110)结晶面-8°以上+8°以下的面方位；在上述沟槽内形成栅区；在上述沟槽的横壁部分形成沟槽功率MOS晶体管反型沟区；在上述沟槽功率MOS晶体管反型沟区之上层的硅晶圆表面层形成源区，使得该源区借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及在上述沟槽功率MOS晶体管反型沟区之下层的硅晶圆背面层形成漏区，使得电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着偏离硅<110>结晶方向-8°以上+8°以下的方向流入上述漏区；
上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行。
18.根据权利要求17所述的功率IC器件制造方法，其特征在于，
上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；
上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行并且偏离硅<110>结晶方向-8°以上+8°以下。
19.根据权利要求17所述的功率IC器件制造方法，其特征在于，
上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；
上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行并且偏离硅<100>结晶方向-8°以上+8°以下。
20.一种功率IC器件制造方法，其中，在该功率IC器件中表层沟道MOS晶体管和P沟道型沟槽功率MOS晶体管形成于同一个芯片，该功率IC器件制造方法的特征在于，
使用硅晶圆，其中该硅晶圆表面为硅(110)结晶面；
上述P沟道型沟槽功率MOS晶体管的制造工序包括：通过在上述硅晶圆的表面进行垂直穿孔形成沟槽，使得该沟槽的横壁的至少一个面为硅(110)结晶面；在上述沟槽内形成栅区；在上述沟槽的横壁部分形成沟槽功率MOS晶体管反型沟区；在上述沟槽功率MOS晶体管反型沟区之上层的硅晶圆表面层形成源区，使得该源区借助于栅极绝缘膜实现与上述栅区之间的绝缘；以及在上述沟槽功率MOS晶体管反型沟区之下层的硅晶圆背面层形成漏区，使得电流从上述源区经上述沟槽功率MOS晶体管反型沟区沿着硅<110>结晶方向流入上述漏区；
上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行。
21.根据权利要求20所述的功率IC器件制造方法，其特征在于，
上述表层沟道MOS晶体管为P型表层沟道MOS晶体管；
上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行，且该反型沟道电流的方向为硅<110>结晶方向。
22.根据权利要求20所述的功率IC器件制造方法，其特征在于，
上述表层沟道MOS晶体管为N型表层沟道MOS晶体管；
上述表层沟道MOS晶体管的制造工序包括：形成表层沟道MOS晶体管反型沟区的步骤，使得反型沟道电流的方向与上述硅晶圆的表面平行，且该反型沟道电流的方向为硅<100>结晶方向。
23.根据权利要求17或20所述的功率IC器件制造方法，其特征在于，
上述P沟道型沟槽功率MOS晶体管的栅极绝缘膜的制造工序包括：
第一层形成步骤，在Ar基气氛或Kr基气氛中对沟槽内部进行等离子氧化处理形成第一层；以及
第二层形成步骤，在上述第一层上通过CVD氧化处理沉积形成第二层。
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