CN101459087A - 再分布金属线及再分布凸点的制作方法 - Google Patents
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Abstract
一种再分布金属线的制作方法,包括:提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;在第一绝缘层上及第二开口内形成金属层;在金属层上形成光刻胶层,定义再分布金属线图形;在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;去除光刻胶层后,刻蚀再分布金属线以外的金属层。本发明还提供一种再分布凸点的制作方法。本发明不但解决了再分布金属线表面的粗糙问题,而且使晶片在工艺线上的等待时间不会过短,达到生产工艺允许的范围。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种再分布金属线及再分布凸点的制作方法。
背景技术
晶片级封装(Wafer Level Chip Scale Package,WLCSP)是一种可以使芯片面向下贴装到印刷电路板上的CSP封装技术,晶片的焊点通过独立的锡球焊接到印刷电路板的焊盘上,不需要任何填充材料。这种技术的第一个优点是集成电路到印刷电路板之间的电感很小,第二个优点是缩小了封装尺寸和生产周期并提高了热传导性能。
在集成电路晶片尺寸逐步缩小,集成度不断提高的情况下,电子工业对集成电路封装技术提出了越来越高的要求,凸点的尺寸不仅越做越小,而且分布也越来越密集。申请号为03140656的中国专利申请文件提供了一种微细间距倒装焊凸点电镀制备技术,能够满足焊球边间距50μm以上,焊球直径在50μm至300μm的要求,但是,在晶片级封装中,连接点的分布更加密集,因此,需要对用于形成凸点的连接点进行再分布,避免过多的凸点互相接触导致凸点之间短路。所谓的凸点再分布就是将晶片上做好的需要形成连接点的开口重新进行分布,转移至晶片的其它位置,并形成凸点,以实现凸点的合理分布。
在对凸点再分布的过程中,由于再分布金属线的质量直接影响再分布凸点的电性能及可靠性,因此一定要保证再分布金属线的完整。
现有在再分布凸点工艺中,对于再分布金属线的制作参考图1至图4,如图1所示,晶片10在进入凸点制作工艺之前,晶片10上已经完成钝化层11和焊盘12的形成工艺,其中,钝化层11形成有开口,焊盘12位于钝化层11的开口处,凸点就形成在焊盘12之上。为了将连接点进行再分布,需要将连接点下的焊盘以及钝化层的开口进行再分布,将进行再分布的焊盘和钝化层以及钝化层开口称为再分布结构。
参考附图2所示,在焊盘12以及钝化层11上形成第一绝缘层13,所述第一绝缘层13的材料为苯并环丁烯树脂(Benzocyclobutene,BCB),之后,在所述第一绝缘层13上形成第二开口16,第二开口16的位置与焊盘12的位置相对应。
参考附图3所示,用溅镀法在第一绝缘层13上以及第二开口16内形成金属层18,所述金属层18的材料为铜铬合金或铜钛合金;用旋涂法在金属层18上形成光刻胶层19,经过曝光显影工艺,形成再分布金属线图形;用电镀法在金属层18上的再分布金属线图形内形成再分布金属线14,所述再分布金属线14为铜,再分布金属线14延伸至再分布凸点的位置,其中电镀再分布金属线14所用的电流密度为4.5ASD(安培/平方分米)~5.0ASD。
参考附图4所示,湿法刻蚀法去除光刻胶层19,其中为了使后续刻蚀金属层18过程中,保证再分布金属线14表面不因湿法刻蚀溶液腐蚀而变粗糙,在电镀完再分布金属线14后,去除光刻胶层19前,晶片10在线上等待时间不超过2小时;用铜刻蚀溶液刻蚀再分布金属线14以外的金属层18至露出第一绝缘层13,在去除光刻胶层19后,刻蚀金属层18之前,晶片10在线上等待时间不超过2小时,目的是为了控制刻蚀完后再分布金属线表面的粗糙程度。
现有技术虽然以缩短晶片在线上的等待时间来改善再分布金属线表面由湿法刻蚀溶液腐蚀造成的粗糙问题,但是由于每一批次有25片晶片组成,一片晶片在工艺线上等待时间为1.5小时~2小时,过短,为生产工艺不允许。
发明内容
本发明解决的问题是提供一种再分布金属线及再分布凸点的制作方法,延长晶片在工艺线上的等待时间。
为解决上述问题,本发明提供一种再分布金属线的制作方法,包括:提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;在第一绝缘层上及第二开口内形成金属层;在金属层上形成光刻胶层,定义再分布金属线图形;在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;去除光刻胶层后,刻蚀再分布金属线以外的金属层。
可选的,所述电流密度为1.0ASD~4.0ASD。
可选的,所述最大等待时间为4小时~16小时。
可选的,定义再分布金属线还包括步骤:将光掩模版上的待曝光再分布金属线经过曝光工艺转移至光刻胶层上;经过显影工艺,在光刻胶层上形成露出金属层的再分布金属线图形。
本发明提供一种再分布凸点的制作方法,包括:提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;在第一绝缘层上及第二开口内形成金属层;在金属层上形成光刻胶层,定义再分布金属线图形;在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;去除光刻胶层后,刻蚀再分布金属线以外的金属层;在再分布金属层表面形成第二绝缘层,所述第二绝缘层上形成与第二开口错开分布的第三开口,曝露出再分布金属层;在第三开口内形成覆盖再分布金属层的凸点下金属层,并在凸点下金属层上形成再分布凸点。
可选的,所述电流密度为1.0ADS~4.0ADS。
可选的,所述最大等待时间为4小时~16小时。
可选的,定义再分布金属线还包括步骤:将光掩模版上的待曝光再分布金属线经过曝光工艺转移至光刻胶层上;经过显影工艺,在光刻胶层上形成露出金属层的再分布金属线图形。
与现有技术相比,上述方案具有以下优点:在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间。不但使湿法刻蚀后再分布金属线表面变得光滑精细,而且使晶片在工艺线上的等待时间不会过短,达到生产工艺允许的范围。
附图说明
图1至图4是现有技术制作再分布金属线的示意图;
图5是本发明制作再分布金属线的具体实施方式流程图;
图6至图9是本发明制作再分布金属线的实施例示意图;
图10是本发明制作再分布凸点的具体实施方式流程图;
图11至图16是本发明制作再分布凸点的实施例示意图。
具体实施方式
本发明在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度优化至保证后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间。不但使湿法刻蚀后再分布金属线表面变得光滑精细,而且使晶片在工艺线上的等待时间不会过短,达到生产工艺允许的范围。
下面结合附图对本发明的具体实施方式做详细的说明。
图5是本发明制作再分布金属线的具体实施方式流程图。如图5所示,执行步骤S101,提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;执行步骤S102,在第一绝缘层上及第二开口内形成金属层;执行步骤S103,在金属层上形成光刻胶层,定义再分布金属线图形;执行步骤S104,在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;执行步骤S105,去除光刻胶层后,刻蚀再分布金属线以外的金属层。
图6至图9是本发明制作再分布金属线的实施例示意图。如图6所示,提供晶片100,所述晶片100表面具有钝化层102,钝化层102上具有第一开口104,所述第一开口104贯穿钝化层102至露出焊盘106。所述晶片100已经形成有若干半导体器件以及所需的布线结构,材料可以是硅、硅锗或者绝缘体上硅等各种半导体材料。钝化层102位于晶片100的表面,用于保护晶片100在封装过程中不被损坏。钝化层102的材料例如氧化硅、氮化硅、氮氧化硅等绝缘材料以及苯并环丁烯树脂或者聚酰亚胺(polyimide)等各种有机高分子绝缘材料。焊盘106位于钝化层102的第一开口104处,连接点就形成在焊盘106之上,所述焊盘106的材料可以是铝或铜等。为了将连接点进行再分布,需要将连接点下的焊盘106以及钝化层102的第一开口104进行再分布,将进行再分布的焊盘106和钝化层102以及钝化层上第一开口104称为再分布结构。
参考附图7所示,在焊盘106以及钝化层102上形成第一绝缘层108,所述第一绝缘层108的材料为苯并环丁烯树脂,之后,在所述第一绝缘层108上形成第二开口110,第二开口110的位置与焊盘106的位置相对应。形成第一绝缘层108的工艺采用本领域技术人员公知的技术,可以采用旋转涂层工艺,在常压、室温下、持续时间为25s~100s、转速为500rpm~800rpm。所述第一绝缘层108的厚度在4μm至8μm,但不仅限于所述的厚度。由于作为第一绝缘层108的材料苯并环丁烯具有可显影性及光敏性好的特性,因此可以充当光刻胶的作用。对第一绝缘层108进行曝光,显影定义出作为再分布金属层沟槽的第二开口110采用本领域技术人员公知的技术,首先通过再分布连线的掩膜图形对于第一绝缘层108进行曝光,曝光的光源可采用离子束或高压汞灯等,然后使用显影剂洗去再分布金属层沟槽位置的苯并环丁烯,就能在第一绝缘层108上形成第二开口110。
参考附图8所示,用溅镀法在第一绝缘层108上以及第二开口110内形成厚度为0.25μm~0.45μm的金属层112,所述金属层112的材料为铜铬合金或铜钛合金等;用旋涂法在金属层112上形成光刻胶层113,经过曝光显影工艺,形成再分布金属线图形;将带有各膜层的晶片100放入电镀设备114内,用电镀法在金属层112上的再分布金属线图形内形成厚度为2.5μm~6.5μm的再分布金属线116,所述再分布金属线116的材料为铜,再分布金属线116延伸至再分布凸点的位置。
所述电镀法将晶片100置于电镀设备114的包含铜离子的电镀液中,一般为硫酸铜等,然后将晶片100接阴极,将电镀液接阳极,并在阴极和阳极间通电,利用电场的作用就能在第一绝缘层108的第二开口110位置上形成所需的铜层了。其中电镀设备114的电流密度设为1.0ASD(安培/平方分米)~4.0ASD。
本实施例中,电镀设备114的电流密度具体例如1.0ASD、1.2ASD、1.4ASD、1.6ASD、1.8ASD、2.0ASD、2.2ASD、2.4ASD、2.6ASD、2.8ASD、3.0ASD、3.2ASD、3.4ASD、3.6ASD、3.8ASD或4.0ASD等。
本实施例中,金属层112的厚度具体例如0.25μm、0.26μm、0.28μm、0.3μm、0.32μm、0.34μm、0.36μm、0.38μm、0.4μm、0.42μm、0.44μm或0.45μm等,优选0.3μm。
本实施例中,再分布金属线116的厚度具体例如2.5μm、3.0μm、3.5μm、4.0μm、4.5μm、5.0μm、5.5μm、6.0μm或6.5μm等,优选3.5μm。
参考附图9所示,将晶片100从电镀设备114中取出,在进行下一工艺步骤之前在生产线上最大等待时间为4小时~16小时;然后,将晶片100放入液体化学品槽内,用湿法刻蚀法去除光刻胶层113;将晶片100从液体化学品槽内取出,在进行下一工艺步骤之前在生产线上最大等待时间为8小时~16小时;将晶片100放入刻蚀槽内,用铜刻蚀溶液刻蚀法刻蚀再分布金属线116以外的金属层112至露出第一绝缘层108。
本实施例中,晶片100在生产线上等待时间具体例如4小时、5小时、6小时、7小时、8小时、9小时、10小时、11小时、12小时、13小时、14小时、15小时或16小时等,优选8小时。其中,等待时间根据电流密度来决定,电流密度越大,等待时间越短。如果在电流密度设为1.0ASD(安培/平方分米)~4.0ASD时,晶片100在生产线上等待时间大于最大等待时间4小时~16小时,那么再分布金属线116表面也会变得粗糙。
本实施例,在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度优化至1.0ASD~4.0ASD,不但解决了再分布金属线116表面由湿法刻蚀溶液造成的粗糙问题,而且使晶片在工艺线上的等待时间不会过短,达到生产工艺允许的范围。
图10是本发明制作再分布凸点的具体实施方式流程图。如图10所示,执行步骤S201,提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;执行步骤S202,在第一绝缘层上及第二开口内形成金属层;执行步骤S203,在金属层上形成光刻胶层,定义再分布金属线图形;执行步骤S204,在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;执行步骤S205,去除光刻胶层后,刻蚀再分布金属线以外的金属层;执行步骤S206,在再分布金属层表面形成第二绝缘层,所述第二绝缘层上形成与第二开口错开分布的第三开口,曝露出再分布金属层;执行步骤S207,在第三开口内形成覆盖再分布金属层的凸点下金属层,并在凸点下金属层上形成再分布凸点。
图11至图16是本发明制作再分布凸点的实施例示意图。如图11所示,提供晶片200,所述晶片200表面具有钝化层202,钝化层202上具有第一开口204,所述第一开口204贯穿钝化层202至露出焊盘206。所述晶片200已经形成有若干半导体器件以及所需的布线结构,材料可以是硅、硅锗或者绝缘体上硅等各种半导体材料。钝化层202位于晶片200的表面,用于保护晶片200在封装过程中不被损坏。钝化层202的材料例如氧化硅、氮化硅、氮氧化硅等绝缘材料以及苯并环丁烯树脂或者聚酰亚胺(po1yimide)等各种有机高分子绝缘材料。焊盘206位于钝化层202的第一开口204处,连接点就形成在焊盘206之上,所述焊盘206的材料可以是铝或铜等。为了将连接点进行再分布,需要将连接点下的焊盘206以及钝化层202的第一开口204进行再分布,将进行再分布的焊盘206和钝化层202以及钝化层上第一开口204称为再分布结构。
参考附图12所示,在焊盘206以及钝化层202上形成第一绝缘层208,所述第一绝缘层208的材料为苯并环丁烯树脂,之后,在所述第一绝缘层208上形成第二开口210,第二开口210的位置与焊盘206的位置相对应。形成第一绝缘层208的工艺采用本领域技术人员公知的技术,可以采用旋转涂层工艺,在常压、室温下、持续时间为25s~100s、转速为500rpm~800rpm。所述第一绝缘层208的厚度在4μm至8μm,但不仅限于所述的厚度。由于作为第一绝缘层208的材料苯并环丁烯具有可显影性及光敏性好的特性,因此可以充当光刻胶的作用。对第一绝缘层208进行曝光,显影定义出作为再分布金属层沟槽的第二开口210技术采用本领域技术人员公知的技术,首先通过再分布连线的掩膜图形对于第一绝缘层208进行曝光,曝光的光源可采用离子束或高压汞灯等,然后使用显影剂洗去再分布金属层沟槽位置的苯并环丁烯,就能在第一绝缘层208上形成第二开口210。
参考附图13所示,用溅镀法在第一绝缘层208上以及第二开口210内形成厚度为0.25μm~0.45μm的金属层212,所述金属层212的材料为铜铬合金或铜钛合金等;用旋涂法在金属层212上形成光刻胶层213,经过曝光显影工艺,形成再分布金属线图形;将带有各膜层的晶片200放入电镀设备214内,用电镀法在金属层212上的再分布金属线图形内形成厚度为2.5μm~6.5μm的再分布金属线216,所述再分布金属线216的材料为铜,再分布金属线216延伸至再分布凸点的位置。
所述电镀法将晶片200置于电镀设备214的包含铜离子的电镀液中,一般为硫酸铜等,然后将晶片200接阴极,将电镀液接阳极,并在阴极和阳极间通电,利用电场的作用就能在第一绝缘层208的第二开口210位置上形成所需的铜层了。其中电镀设备214的电流密度设为1.0ASD(安培/平方分米)~4.0ASD。
本实施例中,电镀设备214的电流密度具体例如1.0ASD、1.2ASD、1.4ASD、1.6ASD、1.8ASD、2.0ASD、2.2ASD、2.4ASD、2.6ASD、2.8ASD、3.0ASD、3.2ASD、3.4ASD、3.6ASD、3.8ASD或4.0ASD等。
参考附图14所示,将晶片200从电镀设备214中取出,在进行下一工艺步骤之前在生产线上最大等待时间为4小时~16小时;然后,将晶片200放入液体化学品槽内,用湿法刻蚀法去除光刻胶层213;将晶片200从液体化学品槽内取出,在进行下一工艺步骤之前在生产线上最大等待时间为4小时~16小时;将晶片200放入刻蚀槽内,用铜刻蚀溶液刻蚀法刻蚀再分布金属线216以外的金属层212至露出第一绝缘层208。
本实施例中,晶片200在生产线上等待时间具体例如4小时、5小时、6小时、7小时、8小时、9小时、10小时、11小时、12小时、13小时、14小时、15小时或16小时等,优选8小时。其中,等待时间根据电流密度来决定,电流密度越大,等待时间越短。如果在电流密度设为1.0ASD(安培/平方分米)~4.0ASD时,晶片200在生产线上等待时间大于最大等待时间4小时~16小时,那么再分布金属线216表面也会变得粗糙。
如图15所示,在第二绝缘层218的第三开口219位置形成凸点下金属层220。形成凸点下金属层220的方法可采用在晶片200上通过溅射或者蒸发工艺形成凸点下金属层220,凸点下金属层220可以是钛、钛-钨合金、铜、镍等。接着,在凸点下金属层220上电镀焊料层222,焊料层222通常采用铅锡合金或锡银合金。
如图16所示,在形成焊料层222之后,就需要进行回流工艺以形成焊料凸点。回流形成焊料凸点的工艺为在焊料层222上涂布助焊剂,然后在回流炉内保温回流,形成凸点222a,回流的温度在215℃~260℃。
本发明虽然以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (8)
1.一种再分布金属线的制作方法,其特征在于,包括:
提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;
在第一绝缘层上及第二开口内形成金属层;
在金属层上形成光刻胶层,定义再分布金属线图形;
在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;
去除光刻胶层后,刻蚀再分布金属线以外的金属层。
2.根据权利要求1所述再分布金属线的制作方法,其特征在于,所述电流密度为1.0ASD~4.0ASD。
3.根据权利要求1所述再分布金属线的制作方法,其特征在于,所述最大等待时间为4小时~16小时。
4.根据权利要求1所述再分布金属线的制作方法,其特征在于,定义再分布金属线还包括步骤:将光掩模版上的待曝光再分布金属线经过曝光工艺转移至光刻胶层上;
经过显影工艺,在光刻胶层上形成露出金属层的再分布金属线图形。
5.一种再分布凸点的制作方法,其特征在于,包括:
提供表面具有钝化层的晶片,钝化层具有第一开口,焊盘位于第一开口内,所述钝化层及焊盘上形成有带露出焊盘的第二开口的第一绝缘层;
在第一绝缘层上及第二开口内形成金属层;
在金属层上形成光刻胶层,定义再分布金属线图形;
在再分布金属线图形内电镀再分布金属线,其中,电镀时的电流密度保证在后续刻蚀金属层时再分布金属线表面精细且各工艺步骤之间有足够的等待时间;
去除光刻胶层后,刻蚀再分布金属线以外的金属层;
在再分布金属层表面形成第二绝缘层,所述第二绝缘层上形成与第二开口错开分布的第三开口,曝露出再分布金属层;
在第三开口内形成覆盖再分布金属层的凸点下金属层,并在凸点下金属层上形成再分布凸点。
6.根据权利要求5所述再分布凸点的制作方法,其特征在于,所述电流密度为1.0ADS~4.0ADS。
7.根据权利要求5所述再分布凸点的制作方法,其特征在于,所述最大等待时间为4小时~16小时。
8.根据权利要求5所述再分布凸点的制作方法,其特征在于,定义再分布金属线还包括步骤:将光掩模版上的待曝光再分布金属线经过曝光工艺转移至光刻胶层上;
经过显影工艺,在光刻胶层上形成露出金属层的再分布金属线图形。
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CN102157438A (zh) * | 2011-01-31 | 2011-08-17 | 江阴长电先进封装有限公司 | 晶圆级转接板的制备方法 |
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