CN101447463B - 具有多层接线结构的半导体晶片 - Google Patents
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Abstract
本发明公开一种具有多层接线结构的半导体晶片。晶片包括：位于晶片上且排置成一阵列的多个裸片区以及位于裸片区之间的多个切割道区。具有未掺杂硅玻璃(undoped silica glass，USG)顶层接线层位于超低介电常数(extremely-low dielectric constant，ELK)接线层上方的的半导体晶片的切割道具有至少一金属层结构大体覆盖由二切割道交界而成的角落区，以抑制晶片切割操作期间USG/ELK界面发生剥离。本发明能够解决现有技术中存在剥离缺陷问题，提高了IC装置的可靠度。
Description
技术领域
本发明涉及一种半导体晶片，其具有一层或一层以上由超低介电常数(ELK)材料所构成的金属层间介电(inter-metal dielectric，IMD)层以及用于顶层接线层及晶片切割结构的一层或一层以上由未掺杂硅玻璃(USG)所构成的IMD层。
背景技术
众多的集成电路(integrated circuit，IC)装置形成于半导体晶片上并接着切割成单独的IC装置。IC装置通常具有直线外形且在半导体晶片上形成一矩阵阵列。一旦完成IC装置的制作，半导体晶片便切割成单独的IC装置。所谓的切割操作是指利用切割刀具在半导体晶片的IC装置构成的矩阵阵列的行列之间进行切割。IC装置之间用于切割的区域称为切割道。
切割操作是在半导体晶片的有源(active)侧进行，该侧形成有集成电路及IC装置的多层导线层，且切割道定义于每一单独的IC装置(裸片图案)之间的晶片区域。切割道区不具有裸片区的电路元件且由于每一裸片为一独立装置，故用于内连线导体的金属体也局限于裸片区内，而未延伸或跨越至切割刀会切断导线层的切割道内。然而，一些用于晶片级可靠度或功能性测试的接垫会设置于切割道区，以助于晶片级测试。在上述的晶片中，切割操作通常会穿过测试接垫而使介电层产生严重的剥离或是龟裂。剥离或是龟裂成为缺陷来源而对切割裸片的可靠度而言，有着不良的影响。
在使用于先进的45纳米(nm)工艺IC装置的半导体晶片中，低层位接线层，如公知的IMD层，使用ELK介电材料作为接线导体之间的绝缘材料。介电常数约为2.1的三甲基硅烷(trimethylsilane)类的有机硅玻璃(organosilicate glass)为其中一种ELK介电材料。在这些晶片中，位于ELK层上方一层或一层以上的顶层接线层由未掺杂硅玻璃(USG)所构成并作为接线层之间的绝缘材料。在这些晶片中，ELK层与USG层之间的界面角落 处会在切割刀于切割道进行切割期间发生严重的剥离现象，而无论是否有金属体位于该角落处。剥离现象相信是由ELK/USG界面残留应力所造成，而残留应力是因为ELK绝缘材料与USG绝缘材料之间热膨胀系数(coefficientofthermal expansion，CTE)以及杨氏系数(Young’s modules)的差异所造成。ELK绝缘材料的CTE以及杨氏系数均不同于USG绝缘材料。ELK介电材料的CTE以及杨氏系数分别约为0.7ppm/℃以及10GPa。USG介电材料的CTE以及杨氏系数分别约为0.5ppm/℃以及70GPa。
剥离缺陷会引发IC装置可靠度问题，因而不希望会发生。因此，有必要寻求一种改进的切割道结构，其适用于使用ELK介电材料作为IMD层以及使用USG介电材料作为顶层接线层的IC装置。
发明内容
为了解决现有技术的上述问题，根据本发明的一实施例，提供一种具有多层接线结构的半导体晶片。晶片包括：位于晶片上且排置成一阵列的多个裸片区以及位于裸片区之间的多个切割道区。裸片区具有一结构，包括：一第一组一层或一层以上的接线层，包括一第一组导体金属及用以在第一组导体金属之间作为绝缘的一第一介电材料；一第二组一层或一层以上的接线层，位于第一组接线层上方，包括一第二组导体金属及用以在第二组导体金属之间作为绝缘的一第二介电材料，其中第一介电材料的介电常数低于第二介电材料，其中第一组及第二组导体金属未延伸至切割道区内。一顶层钝化层，位于第二组接线层上方。多个密封环，对应设置于所述多个裸片区，其中所述多个裸片区的每一个被所述多个密封环的一个所环绕。切割道区包括：多个金属层结构，设置于第二组接线层上且所述多个金属层结构与所述多个密封环由金属毯覆层所构成，其中每一金属层结构大体位于切割道区的一角落区，以通过位于角落区的金属层结构来抑制晶片切割操作期间角落区内的第一介电材料与第二介电材料之间发生剥离。角落区定义于二切割道的交界处。
根据另一实施例，多个金属层结构设置于顶层钝化层上方或内部，其中每一金属层结构大体位于切割道区的一角落区。
本发明能够解决现有技术中存在剥离缺陷问题，提高了IC装置的可靠度。
附图说明
图1A示出具有根据本发明实施例的切割道结构的晶片平面示意图；
图1B示出图1A中晶片的切割道的一角落区的一实施例；
图1C至图1F为沿着图1B中B-B线的剖面示意图而示出切割道区结构的形成方法；
图2A示出图1A中晶片的切割道的一角落区的另一实施例；
图2B至图2E为沿着图2A中C-C线的剖面示意图而示出切割道区结构的形成方法；
图3示出具有根据本发明另一实施例的切割道结构的局部晶片平面示意图；以及
图4A至图4D示出根据本发明实施例的用于晶片的切割道的各种金属层结构平面示意图。
上述附图中的附图标记说明如下：
10～半导体晶片；14～切割道；15～角落区；16～裸片；18～金属层结构；18a、18b、18c～实心金属层；20～密封环；50～半导体/硅基底；51～绝缘层；52、54～接线层；55、57～开口；56～顶层钝化层；71～介层导体；72、74～导体金属；99～界面；110～金属体；120～铝金属；130、180～洞口；S～间距。
具体实施方式
以下配合附图说明本发明的实施例，在以下的说明当中，相关的措辞用语，例如“下”、“上”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”、及“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等等)的解释应参照相关附图而论。这些相关的措辞用语有助于说明而非用以描述特定的装置制备或操作。而如“耦合于”、“连接于”、“互连于”等关于连结方面的措辞用语除非经由特别的解释，否则用以解释结构间直接或间接的连接关系。
图1A示出根据本发明实施例的具有被切割道分隔成裸片的半导体晶片10平面示意图。半导体晶片10包括因二组切割道14而彼此分隔的裸片(或芯片)16所构成的一阵列。一组切割道14朝第一方向延伸，而第二组切割道14则朝第二方向延伸。在二组切割道14的交界处定义出角落区15，其大体上被一金属层结构18所覆盖。为了简化附图，图1A仅示出一些金属层结 构18，然而本实施例中，半导体晶片10上的每个角落区15都具有金属层结构18。
图1B示出图1A中半导体晶片10的一角落区的细部情形。金属层结构18大体位于由两相交的切割道14所定义出的角落区。每一裸片16被一密封环20所环绕，以保护裸片16的电路区而防止如切割刀所引发的裂缝及水气等损害。根据本发明的一实施例，金属层结构18与邻近的密封环20之间间距S不超过6微米(μm)以确保绝大部分的角落区被金属层结构18所覆盖。切割道14的宽度约为30至100微米。
图1C至图1F为沿着图1B中B-B线的半导体晶片10剖面示意图，以示出在切割道区形成金属层结构的过程。图1C示出形成于裸片区16的一半导体/硅基底50顶部的多个接线层52及54。切割道14位于二裸片区16之间。通常一绝缘层51形成于半导体/硅基底50的有源装置(未示出)顶部，且由磷硅玻璃(phosphorous silicate glass，PSG)所构成。PSG层51具有贯穿的介层导体71，以将有源装置连接至上方的内连接线层。
上述多个接线层包括一第一组的一层或一层以上接线层52。第一组的一层或一层以上接线层52的每一层包含多个第一组导体金属72及用以在第一组导体金属72之间作为绝缘的第一介电材料。这些金属导体提供裸片16内半导体/硅基底50上有源装置(未示出)电性内连接之用。如图所示，接线层52内的切割道14区域并无第一组导体金属72。
一第二组的一层或一层以上接线层54，也称作顶层接线层，位于第一组的一层或一层以上接线层52上方。第二组的一层或一层以上接线层54的每一层包含多个第二组导体金属74及用以在第二组导体金属74之间作为绝缘的第二介电材料。这些金属导体更进一步提供裸片16内半导体/硅基底50上有源装置(未示出)电性内连接之用。接线层54内的切割道14区域同样无第二组导体金属74。第一及第二组导体金属72及74通常由铜金属所构成。
在第一组的接线层52中用以形成绝缘层的第一介电材料的介电常数低于第二介电材料且可由低介电(low-k，LK)材料或ELK介电材料所构成。LK介电材料的介电常数约在3.0至2.6之间。ELK介电材料的介电常数约在2.6或以下。在第二组的接线层54中用以形成绝缘层的第二介电材料的杨氏系数通常高于第一介电材料(即，高机械强度)且可由未掺杂硅玻璃(USG)、 掺杂氟硅玻璃(fluorine-doped silicate glass，FSG)或是氮化硅(silicon nitride，NIT)所构成。第二介电材料的介电常数大于3.4。
请参照图1C，在第二组接线层54上沉积一顶层钝化层56。顶层钝化层56可由USG、FSG、或NIT所构成且可通过化学气相沉积(chemical vapordeposition，CVD)形成。请参照图1D，通过光刻工艺以图案化顶层钝化层56，而在接线层54的导体金属74上方形成开口55。请参照图1E，在图案化的顶层钝化层56上方沉积由铝金属120所构成的一毯覆层。由铝金属120所构成的毯覆层填入开口55而与第二组导体金属74接触。请参照图1F，通过光刻工艺以图案化铝金属层120，而在裸片区16内形成密封环20，且在切割道14区内形成金属层结构18。金属层结构18与邻近的密封环20之间维持一间距S，使金属层结构18不与密封环20接触。
在顶层钝化层56上方的切割道14角落区域形成的金属层结构18可将第一介电材料与第二介电材料的界面99剥离降到最低或消除。形成的金属层结构18降低在界面99处因具有低介电常数的第一介电材料层与具有高介电常数的第二介电材料层之间CTE及杨氏系数的不匹配所造成的残留应力。
图2A至图2E示出出本发明另一实施例中用于半导体晶片10的切割道14结构。图2A示出半导体晶片10的一角落区的细部情形。如同图1B至图1F的实施例，金属层结构18大体位于由两相交的切割道14所定义出的角落区，如此平面示意图所示。每一裸片16被一密封环20所环绕，以保护裸片16的电路区而防止如切割刀所引发的裂缝及水气等损害。金属层结构18与邻近的密封环20之间间距S不超过6微米(μm)以确保绝大部分的角落区被金属层结构18所覆盖。切割道14的宽度约为30至80微米。
图2B至图2E为沿着图2A中C-C线的半导体晶片10剖面示意图，以示出在切割道区形成金属层结构的过程的另一实施例。请参照图2B，在半导体晶片10的第二组接线层54上沉积一顶层钝化层56。顶层钝化层56可由USG、FSG、或NIT所构成且可通过化学气相沉积(CVD)形成之。请参照图2C，通过光刻工艺以图案化顶层钝化层56，而在接线层54的导体金属74上方形成开口55且在切割道14区域内形成开口57。请参照图2D，在图案化的顶层钝化层56上方沉积由铝金属120所构成的一毯覆层。由铝金属120所构成的毯覆层填入开口55及57。请参照图2E，通过光刻工艺以图案 化铝金属层120，而在裸片区16内形成密封环20，且在切割道14区内形成金属层结构18。在本实施例中，由于金属层结构18形成于顶层钝化层56的开口57内，金属层结构18直接位于接线结构上，而不是位于顶层钝化层56上。
如同之前的实施例，金属层结构18与邻近的密封环20之间维持一间距S，使金属层结构18不与密封环20接触。在切割道的角落区域形成的金属层结构18可将第一介电材料与第二介电材料的界面99剥离降到最低或消除。形成的金属层结构18降低在界面99处因具有低介电常数的第一介电材料层与具有高介电常数的第二介电材料层之间CTE及杨氏系数的不匹配所造成的残留应力。
本发明人发现形成的金属层结构18可将ELK/USG界面99处因ELK材料与USG材料之间不同CTE及杨氏系数所发生的剥璃降到最低或消除。从上述结果可知，在切割道14区的角落区内设置金属层结构18之后，ELK/USG界面的残留应力可以降低30％。USG/金属复合结构的平均潜能(latentenergy)更为接近ELK层的潜能。此可降低ELK/USG界面的残留应力而在进行晶片切割期间抑制ELK/USG界面剥离。
请参照图3，根据例一实施例，金属层结构18无须限定于切割道14区的角落区。如图所示，金属层结构18可延伸至晶片的整个切割道长度而到达晶片边缘，使金属层结构18以一连续层的形式大体占据所有的切割道。金属层结构18与密封环20之间维持一间距S，如之前实施例所述一般。若有其他金属体110，例如测试接垫(test pad)，位于切割道14区，金属层结构18中可形成窗口或洞口130以顾及上述金属体的设置。
请参照图4A至图4D，金属层结构18无须限定于之前实施例所示出的实心结构，如图4A所示。金属层结构可具有各种不同的图案，如图4B至图4D所示的膜层18a、18b、及18c，只要金属层结构在X-Y平面中具有均匀且对称的表面覆盖。在图4B中，标号18a的区域为实心金属层，而标号180的区域则为洞口。在图4C中，标号18b的区域为实心金属层，而标号180的区域则为洞口。在图4D中，标号18c的区域为实心金属层，而标号180的区域则为洞口。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何 所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
Claims (12)
1.一种具有多层接线结构的半导体晶片，该晶片包括：
多个裸片区，位于该晶片上且排置成一阵列，其中所述多个裸片区具有一结构，包括：
一第一组一层或一层以上的接线层，包括一第一组导体金属及用以在该第一组导体金属之间作为绝缘的一第一介电材料；
一第二组一层或一层以上的接线层，位于该第一组接线层上方，包括一第二组导体金属及用以在该第二组导体金属之间作为绝缘的一第二介电材料，其中该第一介电材料的介电常数低于该第二介电材料；
一顶层钝化层，位于该第二组接线层上方；以及
多个密封环，对应设置于所述多个裸片区，其中所述多个裸片区的每一个被所述多个密封环的一个所环绕；以及
多个切割道区，位于所述多个裸片区之间，其中该第一组及该第二组导体金属未延伸至所述多个切割道区内且所述多个切割道区包括：
多个金属层结构，设置于该第二组接线层上且所述多个金属层结构与所述多个密封环由金属毯覆层所构成，所述多个金属层结构的每一个位于所述多个切割道区的一角落区，其中该角落区定义于二切割道的交界处，以通过位于所述角落区的所述多个金属层结构来抑制晶片切割操作期间该角落区内的该第一介电材料与该第二介电材料之间发生剥离。
2.如权利要求1所述的具有多层接线结构的半导体晶片，其中所述多个金属层结构与邻近的所述多个裸片区的所述密封环维持一间距，该间距小于或等于6微米。
3.如权利要求1所述的具有多层接线结构的半导体晶片，其中所述多个金属层结构设置于该顶层钝化层上。
4.如权利要求1所述的具有多层接线结构的半导体晶片，其中该第一介电材料由三甲基硅烷类的有机硅玻璃所构成。
5.如权利要求1所述的具有多层接线结构的半导体晶片，其中该第二介电材料由未掺杂硅玻璃、氟掺杂硅玻璃、或氮化硅所构成。
6.如权利要求1所述的具有多层接线结构的半导体晶片，其中该顶层钝化层由未掺杂硅玻璃、氟掺杂硅玻璃、或氮化硅所构成。
7.一种具有多层接线结构的半导体晶片，该晶片包括：
多个裸片区，位于该晶片上且排置成一阵列，其中所述多个裸片区具有一结构，包括：
一第一组一层或一层以上的接线层，包括一第一组导体金属及用以在该第一组导体金属之间作为绝缘的一第一介电材料；
一第二组一层或一层以上的接线层，位于该第一组接线层上方，包括一第二组导体金属及用以在该第二组导体金属之间作为绝缘的一第二介电材料，其中该第一介电材料的介电常数低于该第二介电材料；
多个密封环，对应设置于所述多个裸片区，其中所述多个裸片区的每一个被所述多个密封环的一个所环绕；以及
一顶层钝化层，位于该第二组接线层上方；以及
多个切割道区，位于所述多个裸片区之间，其中该第一组及该第二组导体金属未延伸至所述多个切割道区内且所述切割道区包括：
一金属层，设置于该第二组接线层上且该金属层与所述多个密封环由金属毯覆层所构成，该金属层占据所述多个切割道区，以通过位于所述多个切割道区的该金属层来抑制晶片切割操作期间该第一介电材料与该第二介电材料之间发生剥离。
8.如权利要求7所述的具有多层接线结构的半导体晶片，其中且该金属层与邻近的所述多个裸片区的所述密封环维持一间距，该间距小于或等于6微米。
9.如权利要求7所述的具有多层接线结构的半导体晶片，其中该金属层设置于该顶层钝化层上。
10.如权利要求7所述的具有多层接线结构的半导体晶片，其中该第一介电材料由三甲基硅烷类的有机硅玻璃所构成。
11.如权利要求7所述的具有多层接线结构的半导体晶片，其中该第二介电材料由未掺杂硅玻璃、氟掺杂硅玻璃、或氮化硅所构成。
12.如权利要求7所述的具有多层接线结构的半导体晶片，其中该顶层钝化层由未掺杂硅玻璃、氟掺杂硅玻璃、或氮化硅所构成。
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