CN101436553A - 芯片重新配置的封装结构中使用金属凸块的制造方法 - Google Patents
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Abstract
一种芯片重新配置的封装结构，包括：一芯片，其一主动面上配置有多个焊垫；多个图案化的金属线段，其多个图案化的金属线段的一端与芯片的主动面的多个焊垫电性连接；多个导电柱，形成在多个图案化的金属线段上；一封装体，包覆芯片的五个面且暴露出多个图案化的金属线段；多个导电柱，形成在多个图案化的金属线段的另一端上；一图案化的保护层，包覆多个图案化的金属线段且暴露出多个导电柱的一表面以作为导电端点；及多个导电组件，以数组排列方式电性连接于已暴露的多个导电柱的表面上。
Description
技术领域
本发明涉及一种芯片重新配置的封装方法，特别是涉及一种在芯片重新配置的封装结构中使用金属凸块的制造方法。
背景技术
半导体的技术已经发展的相当的迅速，因此微型化的半导体芯片(Dice)必须具有多样化的功能的需求，使得半导体芯片必须要在很小的区域中配置更多的输入/输出垫(I/O pads)，因而使得金属接脚(pins)的密度也快速的提高了。因此，早期的导线架封装技术已经不适合高密度的金属接脚；故发展出一种球数组(Ball Grid Array：BGA)的封装技术，球数组封装除了有比导线架封装更高密度的优点外，其锡球也比较不容易损害与变形。
随着3C产品的流行，例如：移动电话(Cell Phone)、个人数字助理(PDA)或是iPod等，都必须要将许多复杂的系统芯片放入一个非常小的空间中，因此为解决此一问题，一种称为「晶片级封装(wafer levelpackage；WLP)」的封装技术已经发展出来，其可以在切割晶片成为一颗颗的芯片之前，就先对晶片进行封装。美国第5,323,051号专利即揭露了这种「晶片级封装」技术。然而，这种「晶片级封装」技术随着芯片主动面上的焊垫(pads)数目的增加，使得焊垫(pads)的间距过小，除了会导致讯号耦合或讯号干扰的问题外，也会因为焊垫间距过小而造成封装的可靠度降低等问题。因此，当芯片再更进一步的缩小后，使得前述的封装技术都无法满足。
为解决此一问题，美国公开专利第7,196,408号已揭露了一种将完成半导体工艺的晶片，经过测试及切割后，将测试结果为良好的芯片(gooddie)重新放置于另一个基板之上，然后再进行封装工艺，如此，使得这些被重新放置的芯片间具有较宽的间距，故可以将芯片上的焊垫适当的分配，例如使用横向延伸(fan out)技术，因此可以有效解决因间距过小，除了会导致讯号耦合或讯号干扰的问题。
然而，为使半导体芯片能够有较小及较薄的封装结构，在进行晶片切割前，会先对晶片进行薄化处理，例如以背磨(backside lapping)方式将晶片薄化至2~20mil，然后再切割成一颗颗的芯片。此一经过薄化处理的芯片，经过重新配置在另一基板上，再以注模方式将多个芯片形成一封装体；由于芯片很薄，使得封装体也是非常的薄，故当封装体脱离基板之后，封装体本身的应力会使得封装体产生翘曲，增加后续进行切割工艺的困难。
另外，在晶片切割之后，重新配置在另一个基板时，由于新的基板的尺寸较原来的尺寸为大，因此在后续植球工艺中，会无法对准，其封装结构可靠度降低。为此，本发明提供一种在进行晶片切割之前，在晶片背面形成对准标志(alignment mark)其可以有效地解决植球时无法对准以及封装体产生翘曲的问题。
此外，在整个封装的过程中，还会产生植球时，制造设备会对芯片产生局部过大的压力，而可能损伤芯片的问题；同时，也可能因为植球的材料造成与芯片上的焊垫间的电阻值变大，而影响芯片的性能等问题。
发明内容
有鉴于发明背景中所述的损伤芯片及影响芯片的性能等问题。本发明的主要目的在提供一种在芯片重新配置的封装方法，是在植球前，先在芯片上的焊垫上，先形成图案化的金属线段，然后形成导电柱以作为一缓冲，通过导电柱以电性连接导电组件及金属线段，且可通过导电柱降低植球对芯片的损伤，故可有效提高制造的合格率及可靠度。
本发明的另一主要目的在提供一种在芯片重新配置的封装方法，是在植球前，选择适当的导电材料以形成导电柱，因此可降低植球的材料焊垫间的电阻值，故可有效提高芯片的性能。
此外，本发明还有一主要目的在提供一种芯片重新配置的封装方法，其可以将12时晶片所切割出来的芯片重新配置于8时晶片的基板上，如此可以有效运用8时晶片的即有的封装设备，而无需重新设立12时晶片的封装设备，可以降低12时晶片的封装成本。
本发明的再一主要目的在提供一种芯片重新配置的封装方法，使得进行封装的芯片都是“已知是功能正常的芯片”(Known good die)，可以节省封装材料，故也可以降低工艺的成本
为达到上述目的，本发明揭露一种芯片重新配置的封装方法，包括：提供一基板，具有一上表面及一下表面，于上表面配置一粘着层；提供多个芯片，具有一主动面及一背面，于主动面上配置有多个焊垫；取放多个芯片，是将每一芯片的主动面以倒装芯片方式置放在基板的粘着层上；形成一高分子材料层在基板及部份芯片的下表面上；提供一模具装置，用以平坦化高分子材料层，使得高分子材料层填满在多个芯片之间；脱离模具装置，以形成一封装体并包覆每一芯片；剥离基板，以裸露出多个芯片的主动面上的多个焊垫；形成一金属层以覆盖多个芯片的主动面上的多个焊垫；形成一第一图案化的保护层在金属层上并曝露出部份金属层的一表面；形成多个导电柱，是将导电材料形于已曝露的部份金属层上；移除第一图案化的保护层以曝露出多个导电柱及部份金属层；形成第二图案化的保护层在多个导电柱及部份金属层之上并曝露出部份金属层；移除曝露的金属层，以形成多个图案化的金属线段，其中图案化的金属线段的一端与每一芯片的主动面的多个焊垫电性连接，而另一端则与多个导电柱形成电性连接；形成一图案化的保护层，以覆盖多个图案化的金属线段，且曝露出多个导电柱的一表面以作为导电端点；形成多个导电组件，是以数组排列方式形成在已曝露的多个导电柱的表面上以形成电性连接；及切割封装体，以形成多个各自独立完成封装的芯片。
根据以上的芯片重新配置的封装方法，本发明揭露一种芯片重新配置的封装结构，包括：一芯片，其一主动面上配置有多个焊垫；多个图案化的金属线段，其多个图案化的金属线段的一端与芯片的主动面的多个焊垫电性连接；多个导电柱，是形成在多个图案化的金属线段上；一封装体，是包覆芯片的五个面且曝露出多个图案化的金属线段；多个导电柱，形成在多个图案化的金属线段的另一端上；一图案化的保护层，是包覆多个图案化的金属线段且曝露出多个导电柱的一表面以作为导电端点；及多个导电组件，是以数组排列方式电性连接于已曝露的多个导电柱的表面上。
附图说明
图1是表示先前技术的示意图；
图2A，是表示于晶片的背面配置有多个对准标志的俯视图；
图2B是表示根据晶片的背面上具有多个对准标志的示意图；
图3至图13是根据本发明所揭露的技术，绘示形成晶片重新配置的封装结构的各步骤流程示意图；
图14是根据本发明所揭露的技术，表示形成晶片重新配置的封装结构的步骤流程中，移除部份保护层以使多个导电柱与保护层具有不相同高度的示意图；及
图15是根据本发明所揭露的技术，是在图14中所凸出的多个导电柱上形成多个导电组件的示意图。
主要组件符号说明
20 基板 30 粘着层
40 晶片 402 对准标志
410 芯片 412 焊垫
60 高分子材料层 602 切割道
70 UBM金属线段 80 保护层
82 保护层
90 导电柱 92 导电组件
100 基板 110 芯片
200 粘着层
具体实施方式
为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合附图对实施例详细说明如下。
本发明在此所探讨的方向为一种芯片重新配置的封装方法，将多数颗芯片重新配置于另一基板上，然后进行封装的方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定芯片堆栈的方式的技艺者所熟习的特殊细节。另一方面，众所周知的芯片形成方式以及芯片薄化等后段工艺的详细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的专利范围为准。
在现代的半导体封装工艺中，均是将一个已经完成前段工艺(FrontEnd Process)的晶片(wafer)先进行薄化处理(Thinning Process)，例如将芯片的厚度研磨至2~20mil之间；然后，进行晶片的切割(sawingprocess)以形成一颗颗的芯片；然后，使用取放装置(pick and place)将一颗颗的芯片逐一放置于另一个基板100上，如图1所示。很明显地，基板上的芯片间隔区域比芯片110大，因此，可以使得这些被重新放置的芯片110间具有较宽的间距，故可以将芯片110上的焊垫适当的分配。此外，本实施例所使用的封装方法，可以将12时晶片所切割出来的芯片110重新配置于8时晶片的基板100上，如此可以有效运用8时晶片的即有的封装设备，而无需重新设立12时晶片的封装设备，可以降低12时晶片的封装成本。然后要强调的是，本发明的实施例并未限定使用8时晶片大小的基板，其只要能提供承载的功能，例如：玻璃、石英、陶瓷、电路板或金属薄板(metal foil)等，均可作为本实施例的基板，因此基板的形状也未加以限制。
接着，请参考图2A及图2B，是表示具有对准标志的晶片的俯视图。如图2A所示，是表示在晶片40之上表面上具有多个芯片410，且在晶片40的背面的x-y方向上，设置有多个对准标志(alignment mark)402，如图2B所示。如前所述，当晶片40经过切割之后形成多个芯片410，再重新将这些芯片410逐一配置在基板时，由于新的基板之间的芯片间隔区域比重新配置的芯片410大，在后续封装工艺的植球步骤(ball mount)会无法对准，而造成封装结构的可靠度降低。在此，形成对准标志402的方式可以利用光蚀刻(photo-etching)工艺，其是在晶片40的背面且在x-y方向上形成多个对准标志402，且其形状为十字的标志。另外，形成对准标志402的方式还包括利用激光卷标(laser mark)工艺。
紧接着，再进行晶片40的切割步骤，是将晶片40切割以形成多个芯片410，然后再使用取放装置(pick and place apparatus)将多个芯片410重新配置在新的基板20上，如图3所示；其中，每一颗芯片410具有主动面及下表面，且在主动面上配置有多个焊垫412。在此，芯片重新配置的方式是将每一颗芯片410以倒装芯片方式(flip chip)置放在基板20上配置有一粘着层30之上表面。
接着，请参考图4，于基板20及部份芯片410上形成一高分子材料层60，并且使用一模具装置500以平坦化高分子材料层60，其中，模具装置500是与每一颗芯片410的背面接触在一起，如图5所示，使得高分子材料层60形成一平坦化的表面并且填满于每一颗芯片410之间，以形成一封装体，此高分子材料层60可以是硅胶、环氧树脂、丙烯酸(acrylic)、及苯环丁烯(BCB)等材料。
接着，可以选择性地对平坦化的高分子材料层60进行一烘烤程序，使高分子材料层60固化。再接着，进行脱模程序，将模具装置500与固化后的高分子材料层60分离，以裸露出部份平坦的高分子材料层60的表面以及多个芯片410的背面，如图6所示。此时，可以选择性地使用一种切割刀(未在图中表示)，在高分子材料层60的表面上形成多数条切割道602，其中每一条切割道602的深度为0.5~1密尔(mil)，而切割道602的宽度则为5至25微米。在一较佳实施例中，切割道602可以是相互垂直交错，并且可以作为实际切割芯片时的参考线。
紧接着，将基板20与高分子材料层60分离，例如将基板20与高分子材料层60一起放入去离子水的槽中(未在图中表示)，使基板20与高分子材料层60分离，以形成一个封装体。此封装体包覆每一颗芯片410的五个面，并且曝露出每一颗芯片410的主动面上多个焊垫412。在本实施例中，由于封装体的相对于芯片410的主动面的表面上有多数条切割道602，因此，当高分子材料层60与基板20剥离后，封装体上的应力会被这些切割道602所形成的区域所抵消，故可有效地解决封装体翘曲的问题。
紧接着，参考图7至图11，是绘示在多个芯片的主动面的多个焊垫上形成多个图案化的金属线段及多个导电柱的各步骤示意图。如图7所示，是在封装体之上表面及多个芯片410的主动面上形成一金属层70；在此要强调，此金属层70可以是UBM金属层。接着，如图8所示，形成第一保护层80在金属层70上方，此第一保护层80的材料可以是polyimide；再接着，如图9所示，利用半导体工艺技术，例如显影及蚀刻，以移除部份第一保护层80，且形成一图案化的第一保护层80并曝露出部份金属层的表面；接下来，将多个导电柱90形成于已曝露的部份的金属层70的表面上；然后，再利用半导体工艺技术，将第一保护层80移除，以曝露出多个形成数组式排列的导电柱90及部份金属层，如图10所示。接着，再以另一图案化的保护层(未显示于图中)形成在导电柱90及金属层上，然后以蚀刻方式移除部份金属层，以形成多个图案化的金属线段70，且每一金属线段70的一端与每一芯片410的主动面上的多个焊垫412电性连接，如图11所示。
此外，在本发明的另一实施例中，其形成多个导电柱90的方式还可以选择在移除部份第一保护层80，且曝露出部份金属层的表面的步骤后，以电镀(plating)的方式在曝露的金属层的表面上形成导电柱90，其步骤包括：先在部份第一保护层80及曝露的金属层的表面上形成一晶种层(seed layer)(未在图中表示)，然后再以电镀的方式在晶种层上形成导电材料层，然后再利用半导体工艺技术，移除部份导电材料层及晶种层；接着，剥除第一保护层80以形成多个导电柱90在已曝露的UBM金属线段70的表面。在本发明中，导电柱90的材料可以为金(Au)、铜(Cu)或是铜合金等。
紧接着，如图12所示，是形成第二保护层82以覆盖在多个图案化的金属线段70及多个导电柱90上；接着移除部份第二保护层82以曝露出多个导电柱90的一表面，以作为导电端点，其中导电柱90与第二保护层82具有相同高度，在此，移除部份第二保护层82以曝露出多个导电柱90的方法包括：利用蚀刻或是研磨，将部份的第二保护层82移除，以曝露出多个导电柱90的一表面。
接着，如图13所示，在曝露的多个导电柱90的表面之上以数组排列方式形成多个导电组件92，例如金属凸块(metal bump)或是锡球(solderball)，即可进行最后的芯片切割以完成封装工艺。在此，导电组件92与导电柱90连接时，导电柱90可以作为一缓冲，以避免工艺设备直接将作用力加在芯片410的焊垫412上，因此可降低对芯片410的损伤，故可有效提高制造的合格率及可靠度。同时，也可以在进行导电组件92之前，选择适当的导电材料以形成导电柱90，因此可降低导电组件92与焊垫412间的电阻值，故可有效提高芯片410的性能。
另外，图14至图15是表示本发明另一具体实施例，其与图12及图13的差异在于：形成第二保护层82以覆盖多个图案化的金属线段70及多个导电柱90之后，同样利用蚀刻或是研磨，以移除部份第二保护层82以凸出第二保护层82的一表面以作为导电端点，其中第二保护层82与导电柱92具有不同高度，如图14所示。因此，可以通过此凸出的导电柱90作为多个导电组件92的电性连接的导电端点。接着，在曝露的多个导电柱90上，以数组排列方式形成多个导电组件92，如图15所示。由于，本实施例的其它制造过程与前述的实施方式相同，故不再详述其过程。
在此，多个芯片410的主动面的多个焊垫412上形成多个图案化的金属线段70及多个导电柱90的另一实施例是先形成多个图案化的金属线段70于该每一芯片410的主动面的多个焊垫412上，且多个图案化的金属线段70的一端与每一芯片410的主动面的多个焊垫412电性连接；其中，形成多个图案化的金属线段70的方式包含：形成一金属层在多个芯片410的主动面的多个焊垫412上；利用半导体工艺，例如显影及蚀刻，形成一图案化的光阻层(未在图中表示)在金属层上；蚀刻以移除部份金属层，以形成多个图案化的金属线段70，且多个图案化的金属线段70的一端与每一芯片410的主动面上的多个焊垫412形成电性连接。形成多个导电柱90，是先形成一图案化的保护层(未在图中表示)在多个图案化的金属线段70上；形成一导电材料层(未在图中表示)在图案化的保护层之上；蚀刻以移除部份导电材料层；移除图案化的保护层，以形成多个导电柱90在多个图案化的金属线段70的另一端的一表面上。之后，形成图案化的保护层82以曝露出多个导电柱90的一表面以做为导电端点；或是使多个导电柱90凸出图案化的保护层82的步骤是与前述相同在此不再重复。
虽然本发明以前述的较佳实施例揭露如上，然其并非用以限定本发明，任何熟习相像技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求保护的范围所界定者为准。
Claims (10)
1.一种芯片重新配置的封装方法，其特征在于，包括：
提供一基板，具有一上表面及一下表面，于该上表面配置一粘着层；提供多个芯片，具有一主动面及一背面，于该主动面上配置有多个焊垫；取放该些芯片，将每一该芯片的该主动面以倒装芯片方式置放在该基板的该粘着层上；
形成一高分子材料层在该基板及部份该些芯片的该下表面上；
提供一模具装置，用以平坦化该高分子材料层，使得该高分子材料层填满在该些芯片之间；
脱离该模具装置，以形成一封装体并包覆每一该芯片；
剥离该基板，以裸露出该些芯片的该主动面上的该些焊垫；
形成一金属层以覆盖该些芯片的该主动面上的该些焊垫；
形成一第一图案化的保护层在该金属层之上并曝露出部份该金属层的一表面；
形成多个导电柱，将一导电材料形成于已曝露的部份该金属层上；
移除该第一图案化的保护层以曝露出该些导电柱及部份该金属层；
形成一第二图案化的保护层在该些导电柱及部份该金属层之上并曝露出部份该金属层；
移除该曝露的金属层，以形成多个图案化的金属线段，其中该些图案化的金属线段的一端与每一该芯片的该主动面的该些焊垫电性连接，而另一端则与该些导电柱形成电性连接；
形成一图案化的保护层，以覆盖该些图案化的金属线段，且曝露出该些导电柱的一表面以作为导电端点；
形成多个导电组件，该些导电组件以数组排列方式形成在已曝露的该些导电柱的该表面上以形成电性连接；及
切割该封装体，以形成多个各自独立的完成封装的芯片。
2.如权利要求1所述的封装方法，其特征在于，每一该芯片的一背面具有一对对准标志。
3.如权利要求1所述的封装方法，其特征在于，形成该些导电柱是利用电镀法。
4.如权利要求1所述的封装方法，其特征在于，该导电柱的材质为铜。
5.一种芯片重新配置的封装方法，其特征在于，包括：
提供一基板，具有一上表面及一下表面，于该上表面配置一粘着层；
提供多个芯片，具有一主动面及一背面，于该主动面上配置有多个焊垫；
取放该些芯片，将每一该芯片的该主动面以倒装芯片方式置放在该基板的该粘着层上；
形成一高分子材料层在该基板及部份该些芯片的该下表面上；
提供一模具装置，用以平坦化该高分子材料层，使得该高分子材料层填满在该些芯片之间，且包覆每一该芯片以形成一封装体；
脱离该模具装置，以曝露出该封装体的一下表面；
剥离该基板，以裸露出该些芯片的该主动面上的该些焊垫；
形成一金属层以覆盖该些芯片的该主动面上的该些焊垫；
形成一第一图案化的保护层在该金属层之上并曝露出部份该金属层的一表面；
形成多个导电柱，将一导电材料形成于已曝露的部份该金属层上；
移除该第一图案化的保护层以曝露出该多个导电柱及部份该金属层；
形成一第二图案化的保护层在该多个导电柱及部份该金属层之上并曝露出部份该金属层；
移除该曝露的金属层，以形成多个图案化的金属线段，其中该些图案化的金属线段的一端与每一该芯片的该主动面的该些焊垫电性连接，而另一端则与该些导电柱形成电性连接；
形成一图案化的保护层，以覆盖该些图案化的金属线段并使该些导电柱凸出于该图案化的保护层的一表面以作为导电端点；
形成多个导电组件，该些导电组件以数组排列方式形成在凸出的该些导电柱上；及
切割该封装体，以形成多个各自独立的完成封装的芯片。
6.如权利要求5所述的封装方法，其特征在于，形成该些导电柱是利用电镀法。
7.如权利要求5所述的封装方法，其特征在于，该些导电柱的材质自下列族群中选出；金、铜或铜合金。
8.一种芯片重新配置的封装结构，其特征在于，包括：
一芯片，其一主动面上配置有多个焊垫；
多个图案化的金属线段，该些图案化的金属线段的一端与该芯片的该主动面的该些焊垫电性连接；
一封装体，包覆该芯片的五个面且曝露出该些图案化的金属线段；
多个导电柱，形成在该些图案化的金属线段的另一端上；
一图案化的保护层，包覆该些图案化的金属线段且曝露出该些导电柱的一表面以作为导电端点；及
多个导电组件，以数组排列方式电性连接于已曝露的该些导电柱的该表面上。
9.如权利要求8项所述的封装结构，其特征在于，该些导电柱的材质是自下列族群中选出；金、铜或铜合金。
10.一种芯片重新配置的封装结构，其特征在于，包括：
一芯片，其一主动面上配置有多个焊垫；
多个图案化的金属线段，该些图案化的金属线段的一端与该芯片的该主动面的该些焊垫电性连接；
一封装体，包覆该芯片的五个面且曝露出该图案化的金属线段；多个导电柱，形成在该些图案化的金属线段的另一端上；
一图案化的保护层，是包覆该些图案化的金属线段，其中该些导电柱凸出于该保护层以作为导电端点；及
多个导电组件，以数组排列方式电性连接于该些导电柱上。
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