CN101436552A - 晶粒重新配置的封装结构中使用网状结构的制造方法 - Google Patents
晶粒重新配置的封装结构中使用网状结构的制造方法 Download PDFInfo
- Publication number
- CN101436552A CN101436552A CNA2007101694950A CN200710169495A CN101436552A CN 101436552 A CN101436552 A CN 101436552A CN A2007101694950 A CNA2007101694950 A CN A2007101694950A CN 200710169495 A CN200710169495 A CN 200710169495A CN 101436552 A CN101436552 A CN 101436552A
- Authority
- CN
- China
- Prior art keywords
- crystal grain
- those
- substrate
- metal wire
- wire sections
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000013078 crystal Substances 0.000 title claims abstract description 188
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000002245 particle Substances 0.000 title 1
- 239000002184 metal Substances 0.000 claims abstract description 61
- 239000011241 protective layer Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 80
- 239000010410 layer Substances 0.000 claims description 40
- 239000002861 polymer material Substances 0.000 claims description 36
- 239000000853 adhesive Substances 0.000 claims description 28
- 230000001070 adhesive effect Effects 0.000 claims description 28
- 239000011248 coating agent Substances 0.000 claims description 23
- 238000000576 coating method Methods 0.000 claims description 23
- 238000005538 encapsulation Methods 0.000 claims description 17
- 238000012856 packing Methods 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000003466 welding Methods 0.000 abstract 3
- 230000008707 rearrangement Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 25
- 238000005520 cutting process Methods 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 238000004806 packaging method and process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N 2-Propenoic acid Natural products OC(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 229920000800 acrylic rubber Polymers 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000058 polyacrylate Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- SMZOUWXMTYCWNB-UHFFFAOYSA-N 2-(2-methoxy-5-methylphenyl)ethanamine Chemical compound COC1=CC=C(C)C=C1CCN SMZOUWXMTYCWNB-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
一种晶粒重新配置的封装结构,包括:一晶粒,具有一主动面及一下表面,于主动面上配置有多数个焊垫;一封胶体,用以包覆晶粒的五个面,且暴露出晶粒的主动面上的多数个焊垫;多数条扇出的金属线段,其每一金属线段的一端与多数个焊垫电性连接;一保护层,是覆盖晶粒的主动面及多数条金属线段,并暴露出多数条金属线段的另一端的一上表面;及多数个导电组件与多数条金属线段的另一端电性连接。
Description
技术领域
本发明是有关于一种晶粒重新配置的封装方法,特别是有关于藉由基板上的网状结构来进行晶粒重新配置的封装方法。
背景技术
半导体的技术已经发展的相当的迅速,因此微型化的半导体晶粒(Dice)必须具有多样化的功能的需求,使得半导体晶粒必须要在很小的区域中配置更多的输入/输出垫(I/O pads),因而使得金属接脚(pins)的密度也快速的提高了。因此,早期的导线架封装技术已经不适合高密度的金属接脚;故发展出一种球阵列(Ball Grid Array:BGA)的封装技术,球阵列封装除了有比导线架封装更高密度的优点外,其锡球也比较不容易损害与变形。
随着3C产品的流行,例如:行动电话(CellPhone)、个人数字助理(PDA)或是iPod等,都必须要将许多复杂的系统芯片放入一个非常小的空间中,因此为解决此一问题,一种称为“晶圆级封装(waferlevel package;WLP)”的封装技术已经发展出来,其可以在切割晶圆成为一颗颗的晶粒之前,就先对晶圆进行封装。美国第5,323,051号专利即揭露了这种“晶圆级封装”技术。然而,这种“晶圆级封装”技术随着晶粒主动面上的焊垫(pads)数目的增加,使得焊垫(pads)的间距过小,除了会导致信号耦合或信号干扰的问题外,也会因为焊垫间距过小而造成封装的可靠度降低等问题。因此,当晶粒再更进一步的缩小后,使得前述的封装技术都无法满足。
为解决此一问题,美国第7,196,408号专利已揭露了一种将完成半导体制程的晶圆,经过测试及切割后,将测试结果为良好的晶粒(good die)重新放置于另一个基板之上,然后再进行封装制程,如此,使得这些被重新放置的晶粒间具有较宽的间距,故可以将晶粒上的焊垫适当的分配,例如使用横向延伸(fan out)技术,因此可以有效解决因间距过小,除去了会导致信号耦合或信号干扰的问题。
然而,为使半导体芯片能够有较小及较薄的封装结构,在进行晶圆切割前,会先对晶圆进行薄化处理,例如以背磨(backside lapping)方式将晶圆薄化至2—20mil,然后再切割成一颗颗的晶粒。此一经过薄化处理的晶粒,经过重新配置在另一基板上,再以注模方式将多数个晶粒形成一封装体;由于晶粒很薄,使得封胶体也是非常的薄,故当封胶体脱离基板之后,封胶体本身的应力会使得封胶体产生翘曲,增加后续进行切割制程的困难。
另外,在晶圆切割之后,要将晶粒重新配置在另一个尺寸较原来基板的尺寸还大的基板时,由于需要经由取放装置(pick & place)将晶粒吸起,然后将晶粒翻转后,以覆晶方式将晶粒的主动面贴附于基板上,而在取放装置将晶粒翻转的过程中,容易会产生倾斜(tilt)而造成位移,例如:倾斜超过5微米,故会使得晶粒无法对准,进而使得后续植球制程中也无法对准,而造成封装结构的可靠度降低。
为此,本发明除了提供一种由基板上配置的网状结构并且不需将晶粒翻转的封装方法,其可使每一颗要进行重新配置的晶粒能够放置在一较适当的范围内,以增加封装的精确性。
发明内容
有鉴于发明背景中所述的晶粒无法对准问题,本发明提供一种在基板上预先配置网状结构的晶粒重新配置的封装结构及其方法,其主要目的在提供一种可以在晶粒重新配置的过程中,由基板上配置的网状结构来对准的封装结构及其方法,可有效提高制造的良率及可靠度。
本发明的另一主要目的在提供一种晶粒重新配置的封装方法中,是将晶粒的主动面朝上,故不需要将晶粒翻转,其除了可以提高晶粒重新配置的精确性外,还可以使用较便宜的取放设备,故还可降低制造的成本。
本发明的另一主要目的在提供一种晶粒重新配置的封装方法,其可以将12英寸晶圆所切割出来的晶粒重新配置于8英寸晶圆的基板上,如此可以有效运用8英寸晶圆的即有的封装设备,而无需重新设立12英寸晶圆的封装设备,可以降低12英寸晶圆的封装成本。
本发明的还有一主要目的在提供一种晶粒重新配置的封装方法,使得进行封装的芯片都是“已知是功能正常的芯片”(Known good die),可以节省封装材料,故也可以降低制程的成本。
根据以上所述,本发明揭露一种晶粒重新配置的封装方法,其特征在于,包括:
提供一第一基板,该第一基板上配置一网状结构;
提供多数个晶粒,每一该晶粒具有一主动面及一下表面,且于该主动面上配置有多数个焊垫;
取放该些晶粒至一第一基板上,是将每一该晶粒的该下表面配置于该网状结构的每一区块中,且每一该晶粒与每一该区块之间具有一间隔;
贴附一第二基板,于该第二基板上配置有一粘着层,是将该第二基板上的该粘着层贴附在该第一基板上的该些晶粒的该主动面上;
脱离该第一基板及该网状结构,以曝露出每一该晶粒的该下表面;
形成一高分子材料层在该基板及部份该些晶粒的该下表面上;
覆盖一模具装置,用以平坦化该高分子材料层,使得该高分子材料层充满在该些晶粒之间,且包覆每一该晶粒;
脱离该模具装置,用以曝露出该高分子材料层的一表面;
剥除该第二基板及该粘着层,以曝露出每一该晶粒的该主动面及每一该晶粒上的该些焊垫,以形成一封胶体;
形成多数条扇出的金属线段,该些金属线段的一端与该些焊垫电性连接;
形成一保护层,以覆盖每一该晶粒的该主动面及每一该金属线段,并曝露出每一该金属线段的另一端的一表面;
形成多数个导电组件,是将该些导电组件与已曝露的该些金属线段的另一端电性连接;及
切割该封胶体,以形成多数个各自独立的完成封装的晶粒,其中每一该晶粒的五个面均由该封胶体所包覆。
其中该些晶粒与该区块间的间隔距离小于10密尔。
其中该些导电组件为锡球。
其中还包含形成一散热装置形成于每一该完成封装的晶粒的一下表面。
本发明提供一种晶粒重新配置的封装方法,其特征在于,包括:
提供一第一基板,该第一基板上配置一网状结构;
提供多数个晶粒,每一该晶粒具有一主动面及一下表面,且于该主动面上配置有多数个焊垫;
取放该些晶粒至一第一基板,是将每一该晶粒的该主动面配置于该网状结构的每一区块中,且每一该晶粒与每一该区块之间具有一间隔;
贴附一第二基板,该第二基板上配置一粘着层,是由该第二基板上的该粘着层贴附在该第一基板上的该些晶粒的该主动面上;
脱离该第一基板及该网状结构,以曝露出每一该晶粒的该下表面;
形成一高分子材料层在该基板及部份该些晶粒的该下表面上;
覆盖一模具装置,用以平坦化该高分子材料层,使得该高分子材料层填满在该些晶粒之间,且包覆每一该晶粒;
脱离该模具装置,用以曝露出该高分子材料层的一上表面;
移除该第二基板及该粘着层,以曝露出每一该晶粒的该主动面、该些焊垫及每一该晶粒的该下表面,以形成一封胶体;
形成多数条扇出的金属线段,该些金属线段的一端与该些焊垫电性连接;
形成一保护层,以覆盖每一该晶粒的主动面及每一该金属线段并曝露出每一该金属线段的另一端;
形成多数个导电组件,是将该些导电组件与已曝露的该些金属线段的另一端电性连接;及
切割该封胶体,以形成多数个各自独立的完成封装的晶粒,其中每一该晶粒的四个面均由该高分子材料层所包覆。
本发明提供一种晶粒重新配置的封装结构,其特征在于,包括:
一晶粒,具有一主动面及一下表面,于该主动面上配置有多数个焊垫;
一封胶体,用以包覆该晶粒的四个面,且曝露出该晶粒的该下表面以及该主动面上的该些焊垫;
多数条扇出的金属线段,每一该金属线段的一端与该些焊垫电性连接;
一保护层,是覆盖该晶粒的该主动面及该些金属线段并曝露出该些金属线段的另一端的一上表面;
多数个导电组件,是与该些金属线段的另一端电性连接;及
一散热装置形成于该晶粒的该下表面。
其中还包含一导电胶形成在该晶粒的该下表面与该散热装置之间。
本发明提供一种晶粒重新配置的封装结构,其特征在于,包括:
一晶粒,具有一主动面及一下表面,于该主动面上配置有多数个焊垫;
一封胶体,用以包覆该晶粒的五个面,且曝露出该晶粒的该主动面上的该些焊垫;
多数条扇出的金属线段,每一该金属线段的一端与该些焊垫电性连接;
一保护层,是覆盖该晶粒的该主动面及该些金属线段并曝露出该些金属线段的另一端的一上表面;及
多数个导电组件,是与该些金属线段的另一端电性连接。
其中该些导电组件为锡球。
其中还包含一散热装置形成该晶粒的该下表面的该封胶体上。
附图说明
为使对本发明的目的、构造、特征、及其功能有进一步的了解,以下配合实施例及附图详细说明如后,其中:
图1是表示先前技术的示意图;
图2A是表示在第一基板上具有一网状结构的俯视图;
图2B是表示根据图2A的AA线段剖面的截面示意图;
图3至图14是根据本发明的晶粒重新配置的封装过程的各步骤示意图;
图15A是根据本发明的完成封装的晶粒上的示意图;及
图15B是根据本发明的完成封装的晶粒上形成散热装置的示意图。
具体实施方式
本发明在此所探讨的方向为一种晶粒重新配置的封装方法,将多数个晶粒重新配置于另一基板上,然后进行封装的方法。为了能彻底地了解本发明,将在下列的描述中提出详尽的步骤及其组成。显然地,本发明的施行并未限定芯片堆栈的方式的技术者所熟习的特殊细节。另一方面,众所周知的芯片形成方式以及芯片薄化等后段制程的详细步骤并未描述于细节中,以避免造成本发明不必要的限制。然而,对于本发明的较佳实施例,则会详细描述如下,然而除了这些详细描述之外,本发明还可以广泛地施行在其它的实施例中,且本发明的范围不受限定,其以之后的专利范围为准。
在现代的半导体封装制程中,均是将一个已经完成前段制程(Front End Process)的晶圆(wafer)先进行薄化处(Thinning Process),例如将芯片的厚度研磨至2—20mil之间;然后,进行晶圆的切割(sawing process)以形成一颗颗的晶粒;然后,使用取放装置(pick and place)将一颗颗的晶粒逐一放置于另一个基板100上,如图1所示。很明显地,基板上的晶粒间隔区域比晶粒110大,因此,可以使得这些被重新放置的晶粒110间具有较宽的间距,故可以将晶粒110上的焊垫适当的分配。此外,本实施例所使用的封装方法,可以将12英寸晶圆所切割出来的晶粒110重新配置于8时晶圆的基板100上,如此可以有效运用8英寸晶圆的即有的封装设备,而无需重新设立12英寸晶圆的封装设备,可以降低12英寸晶圆的封装成本。然后要强调的是,本发明的实施例并未限定使用8英寸晶圆大小的基板,其只要能提供承载的功能,例如:玻璃、石英、陶瓷、电路板或金属薄板(metal foil)等,均可作为本实施例的基板,因此基板的形状也未加以限制。
参考图2A,是表示在基板上配置有网状结构的俯视图以及图2B是表示根据图2A的AA线段剖面的剖面示意图。如图2A所示,是提供一第一基板10A,在第一基板10A上形成一网状结构20,此网状结构20是用来将第一基板10A区分成多数个同样大小的区块210,如图2B所示,以便由网状结构20的相对位置来提高晶粒重新配置时的准确性。
接着,如图3所示,当晶圆被切割成多数颗晶粒310后,并将每一颗晶粒310的主动面朝上;接着,使用取放装置(未于图中显示)由主动面将每一颗晶粒310吸起并放置于第一基板10A上;由于,每一颗晶粒30的主动面上均配置有多数个焊垫320,因此,取放装置可以直接辨识出每一颗晶粒310其主动面上的焊垫320位置;当取放装置要将晶粒310放置于第一基板10A上时,可以再由第一基板10A上的参考点(未于图中显示)以及网状结构20的相对位置,将晶粒310精确地放置于第一基板10A上由网状结构20所形成的多数个区块210内,而每一晶粒310与网状结构20之间具有一间隔130,其间隔可以选择小于10密尔(mil)(即250微米),如图3所示。因此,当多数个晶粒310重新配置在第一基板10A上时,就可以将晶粒210准确地放置于第一基板10A上。在本具体实施例中,网状结构20可以由胶带(tape)或是polyimide所构成。
接着,请参考图4,是提供一第二基板10B且于第二基板10B上配置有一粘着层30,在此粘着层30的材料为具有弹性的粘着材料,其可自下列族群中选出:硅橡胶(silicone rubber)、硅树脂(siliconeresin)、弹性PU、多孔PU、丙烯酸橡胶(acrylicrubber)及晶粒切割胶。接着,是将第二基板10B的具有粘着层30的表面与第一基板10A上的多数个晶粒310的主动面贴合,如图5所示。然后,脱离第一基板10A与网状结构20,以曝露出多数个晶粒310的下表面,其中可将第二基板10拉起,且贴附于粘着层30上的多数个晶粒310会由第一基板10A上的网状结构20之间脱离而曝露出多数个晶粒310的下表面,如图6所示。
接下来,请参考图7,是于第二基板10B及部份晶粒310的主动面上涂布一高分子材料层60,并且使用一模具装置500将高分子材料层60压平,以使得高分子材料层60形成一平坦化的表面,且将使得高分子材料层60包覆每一颗晶粒310并填满于每一颗晶粒310之间,如图8所示。而在本实施例中,高分子材料层60可以是硅胶、环氧树脂、丙烯酸(acrylic)、及苯环丁烯(BCB)等材料。
接着,可以选择性地对平坦化的高分子材料层60进行一烘烤程序,使高分子材料层60固化。再接着,进行脱模程序,将模具装置500与固化后的高分子材料层60分离,以裸露出平坦的高分子材料层60的表面,如图9所示。然后,可以选择性地使用切割刀(未在图中表示),在高分子材料层60的表面上形成多数条切割道602,其中每一条切割道602的深度为0.5—1密尔(mil),而切割道602的宽度则为5至25微米。在一较佳实施例中,切割道可以是相互垂直交错,并且可以作为实际切割晶粒时的参考线。
紧接着,将高分子材料层60与粘着层30分离,例如将高分子材料层60与第二基板10B一起放入去离子水的槽(未在图中表示)中,可以使高分子材料层60与粘着层30分离,以形成一个封胶体,如图10所示。此封胶体包覆每一颗晶粒310的五个面,且曝露出每一颗晶粒310的主动面上的多数个焊垫320。由于封胶体的相对于晶粒310的主动面的表面上有多数条切割道602,因此,当高分子材料层60与第二基板10B剥离后,封胶体上的应力会由这些切割道602所形成的区域所抵消,故可有效地解决封胶体翘曲的问题。
接着,请继续参考如图11至图12,是表示在封胶体的每一晶粒310的多数个焊垫320上形成扇出(fan out)的金属线段50的步骤示意图。如图11所示,利用半导体制程,在每一晶粒310的主动面上形成一具有图案化的第一保护层40,其步骤包括:先形成一层第一保护层40在每一晶粒310的主动面及封胶体的一表面上;形成一图案化的光阻层(未在图中表示)在第一保护层40上;蚀刻以移除部份第一保护层40以曝露出每一晶粒310的多数个焊垫320,如图11所示。接着,在确定每一晶粒310的多数个焊垫320位置后,接着,即可使用传统的重布线制程(Redistribution Layer;RDL)于晶粒310的多数个焊垫320上形成多数个扇出的金属线段50,其中每一金属线段50的一端与焊垫320电性连接,如图12所示,其形成步骤包括:先形成一金属层(未在图中表示)在第一保护层40上且填满所曝露的焊垫320;形成一图案化的光阻层(未在图中表示)在金属层上;蚀刻以移除部份金属层,以形成多数个扇出的金属线段50。接着,以半导体制程于金属线段50上形成一第二保护层42,如图13所示,并于每一个金属线段50的另一端上形成多数个开口(opening),如图14所示。最后,再于每一开口上形成多数个导电组件70,以便作为晶粒310对外电性连接的接点,其中,此导电组件70可以是金属凸块(metal bump)或是锡球(solder ball)。然后,即可对封胶体进行最后的切割,以形成一颗颗完成封装制程的晶粒,如图15A所示。在此要强调的是,产生扇出结构的金属线段50并非仅限定于传统的重布线制程,其只要能由半导体制程形成扇出结构的方法,均为本发明的实施方式;同时,使用半导体制程形成扇出结构的方法已为已知技术,故本发明不加以详细叙述,以避免产生不必要的限制。
在上述实施例中,形成平坦化的高分子材料层60的方式可以选择使用注模方式(molding process)来形成。此时,将一模具装置500先覆盖至第二基板10B上,此时,可以使模具装置500与晶粒310之间保持一空间,然后再进行注模制程,将高分子材料层60,例如环氧树脂模封材料(Epoxy MoldingCompound;EMC)注入模具装置500与晶粒310的空间中,使得高分子材料层60形成一平坦化的表面,以使高分子材料层60包覆每一颗晶粒310并填满于晶粒310之间。由于,使用注模方式之后的制造过程与前述方式相同,故不再赘述。
此外,在本发明的实施例中,为了增加整个封装结构的散热效率,可以进一步地在晶粒310的背面再是形成一散热装置90,如散热鳍片(fin),特别要强调的是,本实施例中的每一晶粒的背面虽被高分子材料所包覆,但其背面可以控制在非常薄的厚度,例如:小于1mm;甚至可以将模具与每一晶粒的背面接触在一起,使得每一晶粒的背面曝露。然而,无论每一晶粒的背面是否被高分子材料包覆,本发明均可在晶粒30的背面与散热装置90之间是经由一导电胶80来将散热装置90固接在晶粒30的背面上。
虽然本发明以前述的较佳实施例揭露如上,然其并非用以限定本发明,任何熟习相关技术者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的专利保护范围须视本说明书所附的权利要求范围所界定的为准。
Claims (10)
1.一种晶粒重新配置的封装方法,其特征在于,包括:
提供一第一基板,该第一基板上配置一网状结构;
提供多数个晶粒,每一该晶粒具有一主动面及一下表面,且于该主动面上配置有多数个焊垫;
取放该些晶粒至一第一基板上,是将每一该晶粒的该下表面配置于该网状结构的每一区块中,且每一该晶粒与每一该区块之间具有一间隔;
贴附一第二基板,于该第二基板上配置有一粘着层,是将该第二基板上的该粘着层贴附在该第一基板上的该些晶粒的该主动面上;
脱离该第一基板及该网状结构,以曝露出每一该晶粒的该下表面;
形成一高分子材料层在该基板及部份该些晶粒的该下表面上;
覆盖一模具装置,用以平坦化该高分子材料层,使得该高分子材料层充满在该些晶粒之间,且包覆每一该晶粒;
脱离该模具装置,用以曝露出该高分子材料层的一表面;
剥除该第二基板及该粘着层,以曝露出每一该晶粒的该主动面及每一该晶粒上的该些焊垫,以形成一封胶体;
形成多数条扇出的金属线段,该些金属线段的一端与该些焊垫电性连接;
形成一保护层,以覆盖每一该晶粒的该主动面及每一该金属线段,并曝露出每一该金属线段的另一端的一表面;
形成多数个导电组件,是将该些导电组件与已曝露的该些金属线段的另一端电性连接;及
切割该封胶体,以形成多数个各自独立的完成封装的晶粒,其中每一该晶粒的五个面均由该封胶体所包覆。
2.如权利要求1所述的晶粒重新配置的封装方法,其特征在于,其中该些晶粒与该区块间的间隔距离小于10密尔。
3.如权利要求1所述的晶粒重新配置的封装方法,其特征在于,其中该些导电组件为锡球。
4.如权利要求1所述的晶粒重新配置的封装方法,其特征在于,其中还包含形成一散热装置形成于每一该完成封装的晶粒的一下表面。
5.一种晶粒重新配置的封装方法,其特征在于,包括:
提供一第一基板,该第一基板上配置一网状结构;
提供多数个晶粒,每一该晶粒具有一主动面及一下表面,且于该主动面上配置有多数个焊垫;
取放该些晶粒至一第一基板,是将每一该晶粒的该主动面配置于该网状结构的每一区块中,且每一该晶粒与每一该区块之间具有一间隔;
贴附一第二基板,该第二基板上配置一粘着层,是由该第二基板上的该粘着层贴附在该第一基板上的该些晶粒的该主动面上;
脱离该第一基板及该网状结构,以曝露出每一该晶粒的该下表面;
形成一高分子材料层在该基板及部份该些晶粒的该下表面上;
覆盖一模具装置,用以平坦化该高分子材料层,使得该高分子材料层填满在该些晶粒之间,且包覆每一该晶粒;
脱离该模具装置,用以曝露出该高分子材料层的一上表面;
移除该第二基板及该粘着层,以曝露出每一该晶粒的该主动面、该些焊垫及每一该晶粒的该下表面,以形成一封胶体;
形成多数条扇出的金属线段,该些金属线段的一端与该些焊垫电性连接;
形成一保护层,以覆盖每一该晶粒的主动面及每一该金属线段并曝露出每一该金属线段的另一端;
形成多数个导电组件,是将该些导电组件与已曝露的该些金属线段的另一端电性连接;及
切割该封胶体,以形成多数个各自独立的完成封装的晶粒,其中每一该晶粒的四个面均由该高分子材料层所包覆。
6.一种晶粒重新配置的封装结构,其特征在于,包括:
一晶粒,具有一主动面及一下表面,于该主动面上配置有多数个焊垫;
一封胶体,用以包覆该晶粒的四个面,且曝露出该晶粒的该下表面以及该主动面上的该些焊垫;
多数条扇出的金属线段,每一该金属线段的一端与该些焊垫电性连接;
一保护层,是覆盖该晶粒的该主动面及该些金属线段并曝露出该些金属线段的另一端的一上表面;
多数个导电组件,是与该些金属线段的另一端电性连接;及
一散热装置形成于该晶粒的该下表面。
7.如权利要求6所述的晶粒重新配置的封装结构,其特征在于,其中还包含一导电胶形成在该晶粒的该下表面与该散热装置之间。
8.一种晶粒重新配置的封装结构,其特征在于,包括:
一晶粒,具有一主动面及一下表面,于该主动面上配置有多数个焊垫;
一封胶体,用以包覆该晶粒的五个面,且曝露出该晶粒的该主动面上的该些焊垫;
多数条扇出的金属线段,每一该金属线段的一端与该些焊垫电性连接;
一保护层,是覆盖该晶粒的该主动面及该些金属线段并曝露出该些金属线段的另一端的一上表面;及
多数个导电组件,是与该些金属线段的另一端电性连接。
9.如权利要求8所述的晶粒重新配置的封装结构,其特征在于,其中该些导电组件为锡球。
10.如权利要求8所述的晶粒重新配置的封装结构,其特征在于,其中还包含一散热装置形成该晶粒的该下表面的该封胶体上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2007101694950A CN101436552B (zh) | 2007-11-16 | 2007-11-16 | 晶粒重新配置的封装结构中使用网状结构的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2007101694950A CN101436552B (zh) | 2007-11-16 | 2007-11-16 | 晶粒重新配置的封装结构中使用网状结构的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101436552A true CN101436552A (zh) | 2009-05-20 |
CN101436552B CN101436552B (zh) | 2010-12-08 |
Family
ID=40710909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101694950A Active CN101436552B (zh) | 2007-11-16 | 2007-11-16 | 晶粒重新配置的封装结构中使用网状结构的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101436552B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108321113A (zh) * | 2018-01-29 | 2018-07-24 | 合肥矽迈微电子科技有限公司 | 扇出型封装方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN2290933Y (zh) * | 1997-01-16 | 1998-09-09 | 士嘉投资股份有限公司 | 二极管的散热装置 |
CN1228826C (zh) * | 1999-03-12 | 2005-11-23 | 晶扬科技股份有限公司 | 高低熔点球栅阵列结构 |
US7459781B2 (en) * | 2003-12-03 | 2008-12-02 | Wen-Kun Yang | Fan out type wafer level package structure and method of the same |
-
2007
- 2007-11-16 CN CN2007101694950A patent/CN101436552B/zh active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108321113A (zh) * | 2018-01-29 | 2018-07-24 | 合肥矽迈微电子科技有限公司 | 扇出型封装方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101436552B (zh) | 2010-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI387074B (zh) | 晶粒堆疊結構及其形成方法 | |
TWI387014B (zh) | 具有犧牲基板之晶粒重新配置結構及其封裝方法 | |
CN101221936A (zh) | 具有晶粒置入通孔之晶圆级封装及其方法 | |
CN101477955B (zh) | 小片重新配置的封装结构及封装方法 | |
CN101567322B (zh) | 芯片的封装结构及其封装方法 | |
GB2485830A (en) | Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements | |
CN101621041B (zh) | 芯片重新配置的封装结构及其方法 | |
CN101615583B (zh) | 芯片堆栈结构的形成方法 | |
CN110729255A (zh) | 一种键合墙体扇出器件的三维封装结构和方法 | |
CN101477956B (zh) | 小片重新配置的封装结构及封装方法 | |
TW200939407A (en) | Multi-chip package structure and the method thereof | |
CN101615584B (zh) | 芯片重新配置的封装方法 | |
CN101436553B (zh) | 芯片重新配置的封装结构中使用金属凸块的制造方法 | |
CN101452862B (zh) | 晶粒重新配置的封装方法 | |
CN100590823C (zh) | 晶粒重新配置的封装结构中使用对准标志的制作方法 | |
CN101609822A (zh) | 芯片重新配置的封装结构及其方法 | |
CN210200699U (zh) | 一种键合墙体扇出器件的三维封装结构 | |
CN101436552B (zh) | 晶粒重新配置的封装结构中使用网状结构的制造方法 | |
CN101488462B (zh) | 模块化的多晶粒封装结构及其方法 | |
CN100576478C (zh) | 晶粒重新配置的封装方法 | |
CN101465299B (zh) | 芯片重新配置的封装结构中使用研磨的制造方法 | |
CN101572237B (zh) | 模块化的晶粒封装结构及其方法 | |
CN101447437B (zh) | 晶粒重新配置的封装结构中使用预先配置的扇出结构 | |
CN101452863B (zh) | 晶粒重新配置的封装结构中使用顺应层的制造方法 | |
TWI352410B (en) | Cdim package structure with pre-setting fan out st |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |