CN101425332A - 具有增强的读/写操作的sram器件 - Google Patents
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Abstract
本发明提出一种具有增强的读/写操作的SRAM器件，该SRAM器件包括：第一存储单元组，该第一存储单元组与第一局部位线和第一局部互补位线相连以对其中的数据节点进行存取；第二存储单元组，该第二存储单元组与第二局部位线和第二局部互补位线相连以对其中的数据节点进行存取；和全局位线和全局互补位线，该全局位线和全局互补位线与所述第一和第二局部位线相连以对所述第一和第二存储单元组中的数据节点进行存取，其中，在所述SRAM器件的同一金属化层构建所述第一局部位线，所述第一局部互补位线，所述第二局部位线，所述第二局部互补位线，所述全局位线和所述全局互补位线。
Description
技术领域
本发明总体上涉及集成电路设计，更具体涉及一种具有增强的读/写操作的静态随机存取存储器(SRAM)。
背景技术
SRAM是存储器中的一种，这种存储器只要为其供电即可保存数据，无需不断对其进行刷新。图1示意性地示出了标准6管SRAM单元的电路图100，该标准6管SRAM单元具有两个交叉耦合的反相器102和104。所述反相器102包括一个上拉晶体管114和一个下拉晶体管116。所述反相器104包括一个上拉晶体管118和一个下拉晶体管120。所述反相器102的第一存储节点106直接与所述反相器104的两个晶体管的栅极相连。所述反相器104的第二存储节点108直接与所述反相器102的两个晶体管的栅极相连。所述反相器102的所述第一存储节点106通过传输门晶体管110被写入和读取，所述传输门晶体管110被耦合至位线BL。所述反相器104的所述第二存储节点108通过传输门晶体管112被写入和读取，所述传输门晶体管112被耦合至互补位线BLB。由共用字线WL控制所述两个传输门晶体管110和112。
当所述第一存储节点106处于高电位状态，且所述传输门晶体管110和112被关断时，所述上拉晶体管118被关断，所述下拉晶体管120被开启，因此所述第二存储节点108的点位被拉至电源地Vss。所述第二存储节点108的这个低电压状态将所述上拉晶体管114开启，将所述下拉晶体管116关断，因此保持所述第一存储节点106处于高电位，该高电位来自于电源Vcc。在读操作中，选中所述字线WL以开启所述传输门晶体管110和112，从而通过探测所述位线BL和互补位线BLB的电压就能够读取所述存储节点106和108的逻辑状态。在写操作中，选中所述字线WL以开启所述传输门晶体管110和112，并在所述位线BL和互补位线BLB施加编程电压(programming voltage)，因此所述存储节点106和108的电压状态能够被编程设定。
图2示出了图1中所示的SRAM单元100的第二金属化层(M2)的版图视图200。电源线Vcc被设置在位线BL和互补位线BLB之间。通过各种通孔接触202和接合焊盘(landing pad)204将所述电源线Vcc、位线BL和互补位线BLB连接至所述SRAM单元更高层的互联层中。局部构造所述位线BL和互补位线BLB，使其连接至一列存储单元，并且所述位线BL和互补位线BLB还需与更高层的全局位线GBL和全局互补位线GBLB(图中未示出)相连，例如第四金属化层(M4)，这样就可以从存储芯片的外部对所述SRAM单元进行存取。
现有SRAM器件的一个缺点是：由于第二金属化层和第四金属化层之间的互联通路比较长，从而引起RC效应，因此通过全局位线GBL和全局互补位线GBLB对位线BL和互补位线BLB的放电(discharge)可能会被延迟。结果是，传统SRAM器件的性能要低于理想情况，这就为进一步改善器件性能提供了空间。
发明内容
本发明涉及具有增强读/写操作的SRAM器件。在本发明的一个实施例中，该SRAM器件包括：第一存储单元组，该第一存储单元组与第一局部位线和第一局部互补位线相连以对其中的数据节点进行存取；第二存储单元组，该第二存储单元组与第二局部位线和第二局部互补位线相连以对其中的数据节点进行存取；以及全局位线和全局互补位线，所述全局位线和所述全局互补位线与所述第一和第二局部位线相连以对所述第一和第二存储单元组的数据节点进行存取，其中在所述SRAM器件的同一金属化层构建所述第一局部位线，所述第一局部互补位线，所述第二局部位线，所述第二局部互补位线，所述全局位线和所述全局互补位线。
当结合附图进行阅读时，从下面的具体实施方式的描述中能够更好的理解本发明的结构和操作方法，以及其中附加的目的和优点。
附图说明
图1示例地示出了典型的6管SRAM单元。
图2示出了传统SRAM单元的第二金属化层的版图视图。
图3示出了根据本发明一个实施例SRAM器件的存储阵列的方框图。
图4示出了根据本发明一个实施例的SRAM单元的第二金属化层的版图视图。
图5示出了根据本发明一个实施例的显示SRAM单元读操作的时序图。
图6示出了根据本发明一个实施例的显示SRAM单元写操作的时序图。
具体实施方式
本发明描述了具有增强读/写操作的SRAM器件。下述举例仅示出了本发明的各种实施例，目的是解释其中的原理。可以理解的是，虽然在此没有明确的描述，但本领域技术人员将能够得出各种与本发明原理具体化后相等效的设计。
图3示出了根据本发明一个实施例SRAM器件的存储阵列300的方框图。该存储阵列300包括一个或多个以列方式排列的存储单元302。在局部位线BL和互补局部位线BLB之间耦合所述存储单元302，通过该局部位线BL和互补局部位线BLB能够对所述存储单元302访问以进行读写操作。该局部位线BL和互补局部位线BLB与写控制模块304相连，以将数据写入所述存储单元302。
在邻近所述局部位线BL和互补局部位线BLB处分别设置有全局位线GBL和全局互补位线GBLB。该全局位线GBL和全局互补位线GBLB与所述局部位线BL和互补局部位线BLB的不同之处为，全局线与多个存储阵列相连，而局部线则仅与这些存储阵列中的一个具体的存储阵列内的存储单元相连。这样由于所述全局线和所述局部线比较接近，因此会分别在全局位线GBL和局部位线BL之间形成电容305，在全局互补位线GBLB和局部位线BLB之间形成电容306。在进行读操作时，该电容305和306会使全局线放电变得容易；在进行写操作时，该电容305和306有利于推动局部线上的电压，因此改善了SRAM器件的性能。
图4示出了根据本发明实施例图1所示的典型SRAM单元的的第二金属化层M2的版图视图400，该典型SRAM单元为举例描述。在局部位线BL和局部互补位线BLB之间设置电源线Vcc。通过通孔接触402和接合焊盘404将该电源线Vcc、局部位线BL和局部互补位线BLB连接至该SRAM单元更高层的互联层。在临近该局部位线BL和局部互补位线BLB处分别放置全局位线GBL和全局互补位线GBLB。需要说明的是，虽然局部线和全局线在第二金属化层(M2)中构造，但局部线和全局线也可在其他金属化层中构造，例如第三金属化层(M3)和第四金属化层(M4)。
所述全局线和所述局部线之间相互接近而产生耦合电容，该耦合电容改善了SRAM器件的性能。同时参考图1和图5，根据本发明的一个实施例，示出了SRAM单元读操作时的时序图。在读操作期间，在时间点t1将字线电压升至高电位以开启传输门晶体管110和112。随着字线电压的斜坡上升，由于在SRAM存储单元100的存储节点106和108上保留的电子的放电，因此局部位线BL和局部互补位线BLB上的电压开始下降。由于他们之间的耦合电容，因此所述局部位线BL或所述局部互补位线BLB上的电压下降驱使所述全局位线GBL或所述全局互补位线GBLB上电压的下降。这个耦合影响加速了所述全局线的放电，加上通过内部互联对于从局部线向全局线迁移的电子的正常放电速率。如图5所示，虽然所述全局线的放电开始于时间点t2，滞后于所述局部线的放电，但是具有比所述局部线更快的放电速度。结果是，所述全局线的放电将在时间点t3结束，其早于当字线上的电压降到低电位时所述局部线放电结束的时间点t4。因此提高了所述全局位线的放电速度。
同时参考图1和图6，根据本发明一个实施例示出了SRAM单元100的写操作的时序图。在写操作过程中，所述局部位线BL或所述局部互补位线BLB上的电压在时间点t1开始下降，在时间点t2降至低状态电位。控制所述全局位线GBL和所述全局互补位线GBLB以使其电压在时间点t3开始下降。由于所述全局线和所述局部线之间的耦合电容，因此所述全局线上电压的下降驱动所述局部线的电压超出原定的低状态电位而降至负状态电位。在本发明的这个实施例中，所述局部线的所述低状态电位大约在0～100mv之间，而所述负状态电位大约在-10～-300mv之间。结果是，所述低状态电位有助于SRAM单元100被准确的编程，从而减少编程中的错误概率。
需要说明的是可由逻辑模块控制所述局部线或所述全局线的放电时序，该逻辑模块包括多种逻辑门，例如反相器，AND 门，NAND 门，OR门和NOR门。由于在所述局部线和所述全局线之间的耦合电容，因此所述全局线和所述局部线上的信号将会有相同的相位，例如相同的电压摆动(swing)方向。
如上述所讨论的，本发明实施例有如下优点，在读操作时有更快的放电速度，在写操作时有更高的编程的数据精度。因而能够改善SRAM器件的性能。另外将所述全局线和局部线设置在同一金属化层内，如第二金属化层(M2)，这样更高层的金属化层可以不那么拥挤，并因此而改善更高金属化层的多孔性。
上述图示提供了多种不同的实施例或实现本发明不同特征的实施方式。描述了组成和工艺的具体实施例以帮助阐释本发明。当然，这些仅仅是实施例，并不是为了限制权利要求所描述的保护范围。
虽然本发明在此是以具体化后的一个或多个具体示例描述的和图示的，但是这并不是为了将本发明限定在所示的细节中，因此不脱离本发明思想和权利要求等效的范围可以做出各种修改和结构变化。因此，更为宽泛地解释附加的权利要求和采用与本发明范围一致的方式来解释从属权利要求都是适合的，正如后续权利要求中所阐述的。
Claims (15)
1、一种静态随机存取存储器(SRAM)器件，其特征在于，包括：
第一存储单元组，该第一存储单元组与第一局部位线和第一局部互补位线相连以对其中的数据节点进行存取；
第二存储单元组，该第二存储单元组与第二局部位线和第二局部互补位线相连以对其中的数据节点进行存取；和
全局位线和全局互补位线，该全局位线和全局互补位线与所述第一和第二局部位线相连以对所述第一和第二存储单元组的数据节点进行存取，
其中，在所述SRAM器件的同一金属化层构建所述第一局部位线，所述第一局部互补位线，所述第二局部位线，所述第二局部互补位线，所述全局位线和所述全局互补位线。
2、根据权利要求1所述SRAM器件，其特征在于，所述全局位线被放置在邻近所述第一局部位线处，以提供所述第一局部位线和所述全局位线之间的电容。
3、根据权利要求1所述SRAM器件，其特征在于，所述全局互补位线被放置在邻近所述第一局部互补位线处，以提供所述第一局部互补位线和所述全局互补位线之间的电容。
4、根据权利要求3所述SRAM器件，其特征在于，还包括局部电源线，该局部电源线被放置在所述第一局部位线和所述第一局部互补位线之间。
5、根据权利要求1所述SRAM器件，其特征在于，在写操作期间，在所述第一局部位线或所述第一局部互补位线降到低状态电位之后，所述全局位线或所述全局互补位线上的信号下降。
6、根据权利要求5所述SRAM器件，其特征在于，当所述全局位线或所述全局互补位线上的信号下降时，所述第一局部位线或所述第一局部互补位线上的信号有负电位，所述负电位约在-10～-300mv之间。
7、根据权利要求1所述SRAM器件，其特征在于，所述第一局部位线或所述第一局部互补位线上信号的相位与所述全局位线或所述全局互补位线上信号的相位相同。
8、根据权利要求7所述SRAM器件，其特征在于，所述全局位线或所述全局互补位线上信号的前缘滞后于所述第一局部位线或所述第一局部互补位线上信号的前缘。
9、根据权利要求8所述SRAM器件，其特征在于，所述全局位线或所述全局互补位线上信号的前缘比所述第一局部位线或所述第一局部互补位线上信号的前缘斜率更大。
10、一种半导体结构，其特征在于，包括：
第一存储单元组，该第一存储单元组与第一局部位线和第一局部互补位线相连以对其中的数据节点进行存取；
第二存储单元组，该第二存储单元组与第二局部位线和第二局部互补位线相连以对其中的数据节点进行存取；和
全局位线和全局互补位线，该全局位线和全局互补位线与所述第一和第二局部位线相连以对所述第一和第二存储单元组的数据节点进行存取，
其中，在所述半导体结构的同一金属化层构建所述第一局部位线、所述第一局部互补位线、所述第二局部位线、所述第二局部互补位线、所述全局位线和所述全局互补位线，且所述全局位线被放置在邻近所述第一局部位线处，所述全局互补位线被放置在邻近所述第一局部互补位线处。
11、根据权利要求10所述半导体结构，其特征在于，在写操作期间，在所述第一局部位线或所述第一局部互补位线降到低状态电位之后，所述全局位线或所述全局互补位线上的信号下降。
12、根据权利要求11所述半导体结构，其特征在于，当所述全局位线或所述全局互补位线上的信号下降时，所述第一局部位线或所述第一局部互补位线上的信号有负电位，所述负电位约在-10～-300mv之间。
13、根据权利要求10所述半导体结构，其特征在于，所述第一局部位线或所述第一局部互补位线上信号的相位与所述全局位线或所述全局互补位线上信号的相位相同。
14、根据权利要求13所述半导体结构，其特征在于，所述全局位线或所述全局互补位线上信号的前缘滞后于所述第一局部位线或所述第一局部互补位线上信号的前缘。
15、根据权利要求14所述半导体结构，其特征在于，所述全局位线或所述全局互补位线上信号的前缘比所述第一局部位线或所述第一局部互补位线上信号的前缘斜率更大。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120919 |