CN101373749B - 晶圆级封装结构及其制作方法 - Google Patents
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- 238000005538 encapsulation Methods 0.000 title description 8
- 238000002360 preparation method Methods 0.000 title description 4
- 238000004806 packaging method and process Methods 0.000 claims abstract description 44
- 229920000642 polymer Polymers 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 41
- 238000000059 patterning Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 32
- 239000013047 polymeric layer Substances 0.000 claims description 29
- 239000011241 protective layer Substances 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 10
- 239000004642 Polyimide Substances 0.000 claims description 8
- 229920001721 polyimide Polymers 0.000 claims description 8
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 24
- 239000002184 metal Substances 0.000 abstract description 24
- 238000003466 welding Methods 0.000 abstract 5
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000009940 knitting Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002362 mulch Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
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- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
本发明涉及一种晶圆级封装结构，包括一芯片、多个第一球底金属层、多个聚合物凸块以及多个导电凸块。芯片具有多个焊垫以及一保护层，其中保护层具有多个第一开口以将焊垫暴露。第一球底金属层覆盖保护层所暴露出的焊垫。聚合物凸块配置于第一球底金属层上，各聚合物凸块包括一聚合物层以及一导电柱。聚合物层具有至少一贯孔，而导电柱配置于贯孔。导电凸块配置于聚合物凸块上，并分别通过导电柱与对应的焊垫电性连接。如此可缩小凸块间隙，进而将本发明的晶圆级封装结构应用于焊垫密度较高的芯片。
Description
技术领域
本发明是有关于一种封装结构及其制作方法，且特别是有关于一种晶圆级封装结构及其制作方法。
背景技术
近几年来，随着携带式(portable)电子产品、手持式通讯以及消费性电子产品的成长性已凌驾于传统个人计算机(PC)产品之上，电子组件不断地朝向高容量、窄线宽的高密度化、高频、低耗能、多功能整合方向发展。而在集成电路(integrated circuit，IC)封装技术方面，为配合高输入/输出(I/O)数、高散热以及封装尺寸缩小化的要求下，使得晶粒级封装(chip scale package，CSP)、晶圆级封装(wafer level package)等高阶封装技术需求不断升高。
有别于传统以单一芯片(die)为加工标的的封装技术，晶圆级封装以晶圆(wafer)为封装处理的对象，其主要目的在简化芯片的封装制程，以节省时间及成本。在晶圆上的集成电路制作完成以后，便可直接对整片晶圆进行封装制程，其后再进行晶圆切割(wafer saw)的动作，以分别形成多个芯片封装体。制作完成的芯片封装体可安装于载板上。
在将芯片安装至载板上时，可在芯片的焊垫上形成凸块，并以凸块电性连接焊垫与载板的接垫。现有技术是以金属凸块连接焊垫与接垫。然而，随着芯片的小型化以及多功能化，焊垫与焊垫之间的距离愈来愈小。也就是说，凸块与凸块间的距离也必需随的缩小。现有技术以金属凸块连接焊垫与接垫的方式无法有效缩小凸块间的距离。如此一来，使得现有的晶圆级封装结构无法应用于高密度的芯片。
发明内容
本发明提供一种晶圆级封装结构，其可用于焊垫密度较高的芯片。
本发明提供一种晶圆级封装结构的制作方法，其可用于封装焊垫密度较高的芯片。
为解决上述问题，本发明提出一种晶圆级封装结构，包括一芯片、多个第一球底金属层、多个聚合物凸块以及多个导电凸块。芯片具有多个焊垫以及一保护层，其中保护层具有多个第一开口以将焊垫暴露。第一球底金属层覆盖保护层所暴露出的焊垫。聚合物凸块配置于第一球底金属层上，各聚合物凸块包括一聚合物层以及一导电柱。聚合物层具有至少一贯孔，而导电柱配置于贯孔。导电凸块配置于聚合物凸块上，并分别通过导电柱与对应的焊垫电性连接。
在本发明的晶圆级封装结构中，上述聚合物凸块还包括多个第二球底金属层，配置于聚合物凸块与导电凸块之间，导电凸块通过第二球底金属层以及导电柱，与对应的焊垫电性连接。
在本发明的晶圆级封装结构中，上述聚合物凸块的材质为聚酰亚胺(Polyimide)或聚合物(Polymer)。
在本发明的晶圆级封装结构中，上述导电柱的材质为钛钨合金。
在本发明的晶圆级封装结构中，上述导电柱的高度大于聚合物层的厚度。
本发明另提供一种晶圆级封装结构的制作方法，其包括下列步骤。首先，提供一包括多个芯片的晶圆，其中各芯片具有多个焊垫以及一保护层，而保护层具有多个第一开口以将焊垫暴露。接下来，在各焊垫上形成一第一球底金属层。之后，在各第一球底金属层上形成一聚合物层，其中各聚合物层具有至少一贯孔。然后，在各贯孔中形成一导电柱。接下来，在各聚合物层上形成一导电凸块，覆盖导电柱，并使各导电凸块通过导电柱与对应的焊垫电性连接。
在本发明的晶圆级封装结构的制作方法中，上述聚合物凸块的材质为聚酰亚胺(Polyimide)或聚合物(Polymer)。
在本发明的晶圆级封装结构的制作方法中，上述形成导电柱的方法包括：
在保护层以及聚合物层上形成一第一图案化罩幕，第一图案化罩幕具有多个第二开口以暴露出贯孔；
借由第一图案化罩幕电镀贯孔以在各贯孔中形成一导电柱；以及
移除第一图案化罩幕。
在本发明的晶圆级封装结构的制作方法中，上述形成导电凸块的方法包括下列步骤。首先，在各聚合物层上形成一第二球底金属层，并使各第二球底金属层通过导电柱与对应的焊垫电性连接。接下来，在保护层以及聚合物层上形成一第二图案化罩幕，第二图案化罩幕具有多个第三开口以暴露出第二球底金属层。之后，借由第二图案化罩幕电镀各第三开口所暴露出的第二球底金属层，以在各第二球底金属层上形成导电凸块，并使各导电凸块通过第二球底金属层以及导电柱，与对应的焊垫电性连接。然后，移除第二图案化罩幕。
在本发明的晶圆级封装结构的制作方法中，上述形成导电凸块的方法包括下列步骤。首先，在保护层以及聚合物层上形成一第二图案化罩幕，第二图案化罩幕具有多个第三开口以暴露出导电柱。接下来，借由第二图案化罩幕电镀各第三开口所暴露出的聚合物层，以在各聚合物层上形成导电凸块，并使各导电凸块通过导电柱与对应的焊垫电性连接。之后，移除第二图案化罩幕。
基于上述，由于本发明以聚合物凸块以及导电凸块取代现有的金属凸块，如此可缩小凸块间隙，进而将本发明的晶圆级封装结构应用于焊垫密度较高的芯片。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A至图1L为本发明一实施例的晶圆级封装结构的制作方法流程图。
图2A及图2B为本发明另一实施例中形成导电凸块的方法流程图。
主要组件符号说明
50：第一图案化罩幕
52：第二开口
60：第二图案化罩幕
62：第三开口
100：晶圆
100’：晶圆级封装结构
100a：芯片
110a：焊垫
120a：保护层
122a：第一开口
130：第一球底金属层
130’：金属层
140、140’：聚合物凸块
142：聚合物层
142a：贯孔
144、144’：导电柱
150、150’：导电凸块
160：第二球底金属层
160’：第二金属层
具体实施方式
图1A至图1L为本发明一实施例的晶圆级封装结构的制作方法流程图。请参照图1A至图1L，本发明的晶圆级封装结构的制作方法包括下列步骤。首先，请参照图1A，提供一包括多个芯片100a(图中仅绘示一芯片100a)的晶圆100，其中各芯片100a具有多个焊垫110a以及一保护层120a，且保护层120a具有多个第一开口122a，而第一开口122a暴露一部分的焊垫110a。
接下来，请参照图1B，在各焊垫110a上形成一第一球底金属层130(见图1G)。上述形成第一球底金属层130的方法，可在晶圆100表面以电镀的方式形成一全面覆盖的第一金属层130’，而在后续步骤中再将第一金属层130’图案化以形成第一球底金属层130。
之后，请参照图1C至图1F，在各第一球底金属层130上形成一聚合物凸块140，其中各聚合物凸块140包括一聚合物层142、至少一导电柱144以及一接合层146。
在本实施例中，形成聚合物凸块140的方法可包括下列步骤。首先，请参照图1C，在焊垫110a上方的金属层130’上形成一聚合物层142，其中各聚合物层142具有至少一贯孔142a，而上述聚合物层142的材质为聚酰亚胺(Polyimide)或聚合物(Polymer)。
然后，请参照图1D至图1E，在各贯孔142a中形成一导电柱144。形成导电柱144的方法例如包括下列步骤。首先，请参照图1D，在第一金属层130’以及聚合物层142上形成一第一图案化罩幕50，而第一图案化罩幕50具有多个第二开口52，以使贯孔142a由第二开口52中暴露出来。之后，请参照图1E，借由第一图案化罩幕50电镀贯孔142a以在各贯孔142a中形成一导电柱144。在本实施例中，上述导电柱144的材质例如为钛钨合金。然后，请参照图1F，移除第一图案化罩幕50。
接下来，请参照图1G，以聚合物凸块140为罩幕蚀刻第一金属层130’以形成第一球底金属层130。
接下来，请参照图1H至1L，在各聚合物层142上形成一导电凸块150，覆盖导电柱144，并使各导电凸块150通过导电柱144与对应的焊垫110a电性连接。
在本实施例中，上述形成导电凸块150的方法包括下列步骤。首先，在各聚合物层142上形成一第二球底金属层160，并使各第二球底金属层160通过导电柱144与对应的焊垫110a电性连接。
上述形成第二球底金属层160的方法，可先在各聚合物层142上以及保护层120a上形成一全面性覆盖的第二金属层160’，如图1H所示，并在后续步骤中再将第二金属层160’图案化以形成第二球底金属层160。
接下来，请参照图1I，在第二金属层160’上形成一第二图案化罩幕60，其中第二图案化罩幕60具有多个第三开口62以暴露出各导电柱144上方的第二金属层160’。之后，请参照图1J，借由第二图案化罩幕60电镀各第三开口62所暴露出的第二金属层160’，以在各导电柱144上方的第二金属层160’上形成导电凸块150，并使各导电凸块150通过第二金属层160’以及导电柱144，与对应的焊垫110a电性连接。然后，如图1K所示，移除第二图案化罩幕60。
然后，如图1L所示，以导电凸块150为罩幕，蚀刻第二金属层160’以形成第二球底金属层160。至此，大致完成晶圆级封装结构100’的制作。
在上述步骤之后，可在完成上述步骤之后，再对晶圆级封装结构100’进行切割，以使晶圆级封装结构100’形成多个芯片封装体(未绘示)。
由于本发明以聚合物凸块140以及导电凸块150取代现有的金属凸块，如此可缩小凸块间隙，进而将本发明的晶圆级封装结构100’应用于焊垫密度较高的芯片。此外，本发明的晶圆级封装结构100’具有聚合物凸块140，因此在导电凸块150受到应力时，聚合物凸块140可产生形变以吸收应力。如此，可提高芯片封装体的可靠度。另外，本发明的导电凸块150形成于聚合物层142上，有别于现有金属凸块形成于具有高度差的保护层与焊垫上，如此可让导电凸块150具有较平整的顶面，进一步提高芯片封装体的可靠度。
除此之外，上述导电凸块亦可以其它方式形成。图2A及图2B为本发明另一实施例中形成导电凸块的方法流程图。在本实施例的晶圆级封装结构的制作方法中，形成导电凸块150’之前的步骤可参考图1A至图1D。接下来，请参照图2A，借由第二图案化罩幕60电镀各第三开口62所暴露出的聚合物层142，以在各聚合物层142上形成导电凸块150’，并使各导电凸块150’通过导电凸块140’的导电柱144’与对应的焊垫110a电性连接。之后，请参照图2B，移除第二图案化罩幕60。另外，在本实施例中，可使导电柱144’的高度大于导电凸块150的高度。
综上所述，本发明与现有技术相较的下具有以下优点：
1.由于本发明以聚合物凸块以及导电凸块取代现有的金属凸块，如此可缩小凸块间隙，进而将本发明的晶圆级封装结构应用于焊垫密度较高的芯片。
2.本发明的晶圆级封装结构具有聚合物凸块，因此在导电凸块受到应力时，聚合物凸块可产生形变以吸收应力。如此，可提高芯片封装体的可靠度。
3.本发明的导电凸块形成于聚合物层上，有别于现有金属凸块形成于具有高度差的保护层与焊垫上，如此可让导电凸块具有较平整的顶面，进一步提高芯片封装体的可靠度。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (12)
1.一种晶圆级封装结构，其特征在于包括：
一芯片，具有多个焊垫以及一保护层，其中该保护层具有多个第一开口以将该些焊垫暴露；
多个第一球底金属层，覆盖该保护层所暴露出的该些焊垫；
多个彼此分离的聚合物凸块，配置于该些第一球底金属层上，各该些聚合物凸块包括：
一聚合物层，具有至少一贯孔；
至少一导电柱，配置于该贯孔，且导电柱与第一球底金属层电性连接；以及
多个导电凸块，配置于该些聚合物凸块上，并分别通过该些导电柱与对应的该些焊垫电性连接，
其中各个聚合物凸块的边缘与其对应的第一球底金属层的边缘实质上切齐。
2.如权利要求1所述的晶圆级封装结构，其特征在于，该聚合物凸块还包括多个第二球底金属层，配置于该些聚合物凸块与该些导电凸块之间，该些导电凸块通过该些第二球底金属层以及该些导电柱，与对应的该些焊垫电性连接。
3.如权利要求1所述的晶圆级封装结构，其特征在于，该些聚合物层的材质为聚酰亚胺。
4.如权利要求1所述的晶圆级封装结构，其特征在于，该些聚合物层的材质为聚合物。
5.如权利要求1所述的晶圆级封装结构，其特征在于，该些导电柱的材质为钛钨合金。
6.如权利要求1所述的晶圆级封装结构，其特征在于，该些导电柱的高度大于该些聚合物层的厚度。
7.一种晶圆级封装结构的制作方法，其特征在于包括：
提供一晶圆，该晶圆包括多个芯片，其中各该芯片具有多个焊垫以及一保护层，而该保护层具有多个第一开口以将该些焊垫暴露；
在各该焊垫上形成一第一球底金属层；
在各该第一球底金属层上形成多个彼此分离的聚合物凸块，其中各该聚合物凸块具有至少一贯孔；
在各该贯孔中形成一导电柱；
在各该聚合物层上形成一导电凸块，覆盖该导电柱，并使各该导电凸块通过该导电柱与对应的该焊垫电性连接，其中各个聚合物凸块的边缘与其对应的第一球底金属层的边缘实质上切齐。
8.如权利要求7所述的晶圆级封装结构的制作方法，其特征在于，该些聚合物层的材质为聚酰亚胺。
9.如权利要求7所述的晶圆级封装结构的制作方法，其特征在于，该些聚合物层的材质为聚合物。
10.如权利要求7所述的晶圆级封装结构的制作方法，其特征在于，形成该些导电柱的方法包括：
在该些聚合物层上形成一第一图案化罩幕，该第一图案化罩幕具有多个第二开口以暴露出该些贯孔；
借由该第一图案化罩幕电镀该些贯孔以在各该些贯孔中形成该导电柱；以及
移除该第一图案化罩幕。
11.如权利要求7所述的晶圆级封装结构的制作方法，其特征在于，形成该些导电凸块的方法包括：
在各该些聚合物层上形成一第二球底金属层，并使各该第二球底金属层通过该导电柱与对应的该焊垫电性连接；
在该第二球底金属层上形成一第二图案化罩幕，该第二图案化罩幕具有多个第三开口以暴露出该些第二球底金属层；
借由该第二图案化罩幕对各该第三开口所暴露出的该些第二球底金属层进行电镀，以在各该第二球底金属层上形成该导电凸块，并使各该导电凸块通过该第二球底金属层以及该导电柱，与对应的该焊垫电性连接；以及
移除该第二图案化罩幕。
12.如权利要求7所述的晶圆级封装结构的制作方法，其特征在于，形成该些导电凸块的方法包括：
在该保护层以及该些聚合物层上形成一第二图案化罩幕，该第二图案化罩幕具有多个第三开口以暴露出该些聚合物层；
借由该第二图案化罩幕对各该些第三开口所暴露出的该聚合物层进行电镀，以在各该贯孔中形成该导电柱，并在各该些第三开口中形成该导电凸块，各该导电凸块通过该导电柱与对应的该焊垫电性连接；以及
移除该第二图案化罩幕。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100450573A CN101373749B (zh) | 2007-08-20 | 2007-08-20 | 晶圆级封装结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100450573A CN101373749B (zh) | 2007-08-20 | 2007-08-20 | 晶圆级封装结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101373749A CN101373749A (zh) | 2009-02-25 |
| CN101373749B true CN101373749B (zh) | 2012-07-04 |
Family
ID=40447816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100450573A Expired - Fee Related CN101373749B (zh) | 2007-08-20 | 2007-08-20 | 晶圆级封装结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101373749B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104615979A (zh) * | 2015-01-27 | 2015-05-13 | 华进半导体封装先导技术研发中心有限公司 | 指纹识别模块及封装方法、指纹识别模组及封装方法 |
| CN111128982B (zh) * | 2018-10-30 | 2021-08-24 | 联嘉光电股份有限公司 | 扇出型晶圆级发光二极管封装方法及其结构 |
-
2007
- 2007-08-20 CN CN2007100450573A patent/CN101373749B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101373749A (zh) | 2009-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120704 Termination date: 20160820 |