CN101364554A - 半导体器件的耐热应力评估方法以及半导体晶圆 - Google Patents

半导体器件的耐热应力评估方法以及半导体晶圆 Download PDF

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Abstract

一种半导体器件的耐热应力评估方法，包括：在以阵列配置排列在晶圆上的多个单位区域的每个区域的角部上形成测试电路；通过切割TEG芯片区域形成TEG芯片，其中通过以预定形状对所述单位区域的至少两个进行分组来确定所述TEG芯片区域；利用所述TEG芯片来组装封装的TEG芯片；以及通过利用所述TEG芯片上的所述测试电路，在所述封装的TEG芯片上进行温度循环测试。根据这种配置，通过调节所述预定形状，能够根据产品芯片尺寸的设计形成不同尺寸的封装的TEG芯片。

Description

半导体器件的耐热应力评估方法以及半导体晶圆
技术领域
本发明涉及一种评估半导体器件的方法，例如对耐热应力特性等等的评估。本发明还涉及一种具有测试元件的半导体晶圆。
背景技术
在半导体器件的制造工艺中，在晶圆上形成半导体芯片。将半导体芯片切割并封装，然后作为产品装运。为了保证装运以后封装产品优良地工作，要进行各种测试，例如温度循环测试等等。
(A)配置芯片角部的禁止区域
在温度循环测试中有下述情况，即发生产品中必须避免的现象。这种现象的实例包括因温度变化导致的在钝化层形成裂缝、金属互连出现滑动。钝化层的裂缝和互连的滑动是因为产生了热应力所致，而热应力是因为半导体芯片的钝化层、半导体芯片的金属互连以及覆盖半导体芯片的成型树脂(也可以是其它材料)之间热膨胀系数的差异所致。
在有些情况下，为了避免这种现象，半导体器件的芯片角部禁止配置元件和互连。图1示出半导体芯片上热应力的分布，其中，在离半导体芯片中心最远的芯片角部区域中热应力最大。因此，通过采取防止措施，以禁止在芯片角部配置元件和金属互连，就可以避免上述现象。可以实验性地确定禁止配置区域的尺寸。
(B)评估TEG
为了保证封装产品良好，使用具有评估TEG(测试元件组)的测试芯片。图2、图3示出在晶圆上形成的测试芯片的实例。
在晶圆1上形成测试芯片3，其尺寸与产品半导体芯片的设计尺寸相同。在图2的实例中，半导体芯片的尺寸用A×B(横向宽度A和纵向宽度B)表示。因此，评估半导体芯片的测试芯片3的尺寸也用A×B表示。在图3的实例中，半导体芯片的尺寸用C×B表示。因此，评估半导体芯片的测试芯片3的尺寸也用C×B表示。
在设计半导体芯片的某一阶段，为了检验封装产品的特性，形成适于该阶段的半导体芯片的设计尺寸的测试芯片，并将其安装在封装上。检查出该封装测试芯片特性的评估结果良好之后，将产品半导体芯片封装起来。
在日本特开JP-A-Heisei，2-179486中描述了一种方法，评估树脂密封型半导体器件的耐热应力特性。该文献中所述的TEG图案包括互连101，配置为与芯片的两条边平行，在芯片的对角线上以垂直的角度弯曲，并且从芯片端部到中心以恒定的间隔105重复配置，如图4所示。根据该文献，因为使用了上述TEG芯片，所以能够定量地、系统地评估与钝化层的裂缝以及金属互连的滑动相关的各种因素。
在日本特开JP-A-Heisei，6-5663中描述了一种测试半导体器件，上面形成多个测试元件。这种测试半导体器件的特征在于，通过形成为栅格形状的划片槽区域将形成有元件的有源区分成多个区域，并且在这样形成的多个区域中配置一个、两个或多个接合焊盘。
(A)在芯片角部形成禁止配置区域是缩小芯片尺寸的障碍。因此，希望禁止配置区域是必需的最小尺寸。希望基于某些数据定量地确定禁止配置区域的尺寸。
(B)当使用测试芯片时，根据半导体芯片的设计尺寸形成测试芯片的尺寸。但是，因为设计中的一些原因，会出现半导体芯片的尺寸改变的情况。因此，希望有一种技术能够根据半导体芯片的设计尺寸的改变来改变测试芯片的尺寸。
发明内容
(A)已经发现在芯片角部形成的禁止配置区域是缩小芯片尺寸的障碍。因此，希望禁止配置区域是必需的最小尺寸。希望基于某些数据定量地确定禁止配置区域的尺寸。
(B)此外，还发现当使用测试芯片时，是根据半导体芯片的设计尺寸确定测试芯片的尺寸。但是，因为设计中的一些原因，会出现半导体芯片的尺寸改变的情况。因此，希望有一种技术能够根据半导体芯片的设计尺寸的改变来改变测试芯片的尺寸。
根据本发明的一个方案，一种半导体器件的耐热应力评估方法，包括：在以阵列配置排列在晶圆上的多个单位区域的每个区域的角部上形成测试电路；通过切割TEG芯片区域形成TEG芯片，其中通过以预定形状对所述多个单位区域的至少两个进行分组来确定所述TEG芯片区域；利用所述TEG芯片来组装封装的TEG芯片；以及通过利用所述TEG芯片上的所述测试电路，在所述封装的TEG芯片上进行温度循环测试。
根据本发明的另一个方案，一种半导体晶圆，包括：衬底；多个测试元件，形成在所述衬底上；多个单位芯片，在每个单位芯片上形成所述多个测试元件的第一测试元件，并且每个单位芯片能够安装在待评估的封装上；以及划片槽，配置为包围所述多个单位芯片的每个单位芯片，并且在所述划片槽上，所述多个测试元件的第二测试元件具有与所述第一测试元件相同的构造。
根据本发明的另一个方案，一种半导体产品的制造方法，包括：提供根据本发明的半导体晶圆；通过切割所述半导体晶圆，形成第一测试芯片，所述第一测试芯片由所述多个单位芯片中的两个或更多个构成；以及将所述第一测试芯片安装在半导体封装上。
根据本发明，可以定量地并且根据芯片尺寸获得表示芯片角部的布局限制的数据。因此，能够有效地利用产品芯片的、通常为空闲的角部区域。
此外根据本发明，当作为评估对象的半导体芯片的设计尺寸改变时，不需要重新设计评估半导体特性的测试芯片，并且能够获得适于设计改变后的尺寸的测试芯片。
附图说明
根据下面对一些示例性实施例的描述并结合附图，本发明的上述及其它目的、优点和特点将更加明显，附图中：
图1示出到芯片中心的距离与热应力分布之间的关系；
图2示出在晶圆上形成的多个测试芯片；
图3示出在晶圆上形成的多个测试芯片；
图4示出测试芯片的角部；
图5示出晶圆上的单位芯片与测试芯片之间的关系；
图6示出晶圆上的单位芯片与测试芯片之间的关系；
图7示出单位芯片的角部；
图8示出单位芯片的角部；以及
图9示出测试芯片的外部环境。
具体实施方式
下面参照附图描述根据本发明实施例的半导体器件。
下面参照附图描述根据本发明的实施例。图5示出第一实施例中在晶圆上形成的测试芯片(TEG芯片)。通过以包括两个或更多单位芯片2的预定形状，对晶圆上形成的单位芯片2分组，来形成本实施例中的测试芯片3。单位芯片2以在相互垂直的x方向和y方向这两个方向上延伸的阵列图案的方式，排列在晶圆1上。多个单位芯片2的尺寸优选为彼此相等。下文中，单位芯片2在x方向上的尺寸用“a”表示，在y方向上的尺寸用“b”表示。
a和b每一个的尺寸等于用于当封装半导体芯片时评估特性的测试芯片的尺寸的一小部分。在图5的实例中，排列成两行三列的总共六个单位芯片对应于一个测试芯片3。也就是说，如果假定测试芯片3在x方向上的尺寸为A，在y方向上的尺寸为B，则A＝3*a，B＝2*b。图6示出测试芯片3的尺寸的另一实例。在此实例中，排列成两行两列的总共四个单位芯片2对应于一个测试芯片3。也就是说，如果假定测试芯片3在x方向上的尺寸为C，在y方向上的尺寸为B(与图5的实例相等)，则C＝2*a，B＝2*b。
每个单位芯片2有四个角部区域。角部区域是靠近离各个单位芯片2中心最远的位置的区域，即靠近各个单位芯片2的四个顶点的区域，这四个顶点在晶圆表面上占据一个四边形区域。对于每个单位芯片2，至少在其中一个角部区域形成TEG。优选地，在每个单位芯片2的四个角部都形成TEG。为了检验产品半导体芯片的特性，在TEG中形成有一定尺寸等级的单元阵列的晶体管图案、电阻器或电容器图案。也就是说，优选地，TEG的尺寸允许形成包括多个电极焊盘和连接在焊盘之间的半导体元件的电路。
单位芯片2可单独装配和评估。也就是说，每个单位芯片2可单独切割并连接于预定的测试封装等以使得组装用于测试的封装的TEG芯片。然后，可通过每个单位芯片2的焊盘评估在单位芯片2上形成的测试元件(下述的测试元件5)的电特性和其它特性。
图7示出单位芯片2的角部区域。每个单位芯片2被划片槽(scribeline)7包围。角部区域4邻近划片槽7。在单位芯片2的角部区域4形成TEG。图7中绘出构成TEG的测试元件5。如上所述的、形成有测试元件5的单位芯片2中的角部区域4同时充当测试芯片3的角部区域。
当设计并制造出半导体器件后，上述测试芯片3的使用如下。首先，进行半导体芯片的设计。在设计的某一阶段，假设半导体芯片的设计尺寸用C*B表示(C是x方向上的值，B是y方向上的值)。B和C是在图6的说明中所使用的值。
为了在设计阶段评估半导体芯片的特性，通过切割形成有单位芯片2的晶圆1来形成尺寸与半导体芯片的设计相同的测试芯片3，将包括排列成两行两列的单位芯片2的区域作为一个单位。
存在这样的情况：半导体芯片的设计改变，因此其尺寸也改变。例如，利用在图5的说明中所使用的A和B，假设半导体芯片的设计尺寸由C*B改变为A*B。
在这种情况下，为了在改变设计之后评估半导体芯片的特性，可通过切割形成有单位芯片2的晶圆1来形成与半导体芯片的当前设计具有相同尺寸的测试芯片3，将包括排列成三行两列的单位芯片2的区域作为一个单位。
也就是说，测试芯片3的尺寸可指定为单位芯片2的尺寸的整数倍。因此，测试芯片3的尺寸可在由x尺寸和y尺寸的组合形成的下述范围内选择。
(测试芯片的X尺寸)＝(单位芯片的X尺寸)×(整数)；
以及
(测试芯片的Y尺寸)＝(单位芯片的Y尺寸)×(整数)
因此，不需要重新设计测试芯片3就能够改变其尺寸。
此外，从晶圆1切下具有第一水平和垂直尺寸的测试芯片3之后，当改变半导体芯片的设计时，则可以根据设计的改变从晶圆1切下具有第二水平和垂直尺寸的测试芯片3。即，可以由同一晶圆1形成尺寸互不相同的测试芯片3。
将这样形成的测试芯片3放在用于评估的封装(package)上，将接合导线连接包括测试元件5的TEG，形成测试封装。这种测试封装用于进行各种测试，例如温度循环测试。此外，在温度循环测试前后测量测试图案(TEG)的电特性，由此比较和检查温度循环测试前后特性之间的差异。此外在温度循环测试之后，打开封装并观察芯片表面，由此检查钝化层是否出现裂缝、金属互连是否出现滑动以及滑动程度。
图8示出第二实施例中单位芯片2的角部区域，图9示出由单位芯片2组成的测试芯片3的一部分。本实施例中，除了第一实施例中的配置之外，在设定于与单位芯片2的角部区域相邻近的、晶圆1上的划片槽7(在芯片之间设定的线，作为切割步骤中进行划线的区域)上形成测试元件6。测试元件6构成评估耐热应力特性的测试图案。作为这种测试图案，关于单位芯片2的中心对称地排列晶体管、电阻器或金属互连。或者，将它们排列在每个单位芯片2的四个角部区域。图9中绘出邻近一个测试芯片3的测试元件6和邻近另一个测试芯片3的测试元件6，所述另一个测试芯片3邻近晶圆1上的测试芯片。希望将测试元件6排列在某一单位芯片2上，排列在包围单位芯片2的划片槽7上，以及排列在以恒定间隔经由划片槽7而邻近所述某一单位芯片2的另一单位芯片2上。
类似于第一实施例，根据产品半导体芯片的设计尺寸切割如上所述的形成有单位芯片2和测试元件5、6的晶圆1。通过切割而切下的测试芯片3包括测试元件5、6，所述测试元件5、6形成于在测试芯片3中包括的单位芯片2的边缘。在没有通过切割而划线的划片槽7上形成的测试元件5、6可用于评估相邻元件的特性变化或特性变化差异。此外，可进行温度循环测试，并且，利用这些位置的测试元件5、6，能够评估温度循环测试前后特性之间的差异以及特性变化之间的差异。
此外在切割之后，在温度循环测试前后评估位于测试芯片3的角部区域的测试元件5与位于没有切割的划片槽7上的测试元件——例如位于测试元件5的中心周围的单位芯片2的测试元件5、6——之间的特性差异。可评估根据热应力分布发生的特性变化。
在以上说明中，描述了热应力评估作为实例。但是，当使用由根据本发明的多个单位芯片以及夹在单位芯片之间的划片槽所构成的测试元件时，可进行各种评估。例如，形成尺寸比产品芯片更大的测试芯片。然后也可以以加速的方式，进行具有大面积相关性的特性评估，例如该芯片的互连电阻、Tr特征的变化等等。
虽然结合若干示例性实施例描述了本发明，但是对于本领域技术人员来说，所提供的这些示例性实施例仅仅是用于示出本发明，并且不应当限制性地依靠这些示例性实施例来解释所附权利要求。

Claims (11)

1.一种半导体器件的耐热应力评估方法，包括：
在以阵列配置排列在晶圆上的多个单位区域的每个区域的角部上形成测试电路；
通过切割TEG芯片区域形成TEG芯片，其中通过以预定形状对所述多个单位区域的至少两个进行分组来确定所述TEG芯片区域；
利用所述TEG芯片组装封装的TEG芯片；以及
利用所述TEG芯片上的所述测试电路，在所述封装的TEG芯片上进行温度循环测试。
2.如权利要求1所述的耐热应力评估方法，还包括：
对半导体芯片进行电路设计；以及
根据所述电路设计设定所述预定形状。
3.如权利要求1或2所述的耐热应力评估方法，其中，在所述多个单位区域的每个单位区域的四个角部区域的每个角部区域上形成所述测试电路。
4.如权利要求1或2所述的耐热应力评估方法，其中，所述测试电路包括：
半导体元件；
第一焊盘；以及
第二焊盘，所述第二焊盘经由所述半导体元件连接所述第一焊盘。
5.如权利要求1或2所述的耐热应力评估方法，其中，所述多个单位区域通过划线区域相互分离，所述划线区域是为了在切割工艺中进行划线而形成的，并且
所述方法还包括：
在所述划线区域上形成划线区域测试电路；以及
利用所述切割工艺后保留的所述划线区域测试电路对所述封装的TEG芯片进行温度循环测试。
6.一种半导体晶圆，包括：
衬底；
多个测试元件，形成在所述衬底上；
多个单位芯片，在每个单位芯片上形成所述多个测试元件的第一测试元件，并且每个单位芯片能够被组装以形成要被评估的封装的TEG芯片；以及
划片槽，配置为包围所述多个单位芯片的每个单位芯片，并且在所述划片槽上，所述多个测试元件的第二测试元件具有与所述第一测试元件相同的电路构造。
7.如权利要求6所述的半导体晶圆，其中，所述多个测试元件中多个被选择的测试元件以预定方向排列，并形成在所述多个单位芯片的第一单位芯片上、所述多个单位芯片的第二单位芯片上、以及排列于所述第一单位芯片与所述第二单位芯片之间的所述划片槽上，其中所述第二单位芯片经由所述划片槽邻近所述第一单位芯片排列。
8.如权利要求7所述的半导体晶圆，其中，所述多个被选择的测试元件以恒定间隔排列在所述预定方向上。
9.如权利要求8所述的半导体晶圆，其中，所述多个单位芯片的尺寸彼此相同。
10.一种半导体产品的制造方法，包括：
提供如权利要求6所述的半导体晶圆；
通过切割所述半导体晶圆，形成第一测试芯片，所述第一测试芯片由所述多个单位芯片中的两个或更多个构成；以及
利用所述第一测试芯片组装封装的TEG芯片。
11.如权利要求10所述的制造方法，还包括：
通过切割形成有所述第一测试芯片的所述半导体晶圆，构成第二测试芯片，所述第二测试芯片由与所述第一测试芯片不同数量的多个单位芯片构成并且由所述多个单位芯片中的两个或更多个构成。
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