CN101364212A

CN101364212A - 访问存储器单元的方法及装置

Info

Publication number: CN101364212A
Application number: CNA2008101452551A
Authority: CN
Inventors: 麦可·善姆; 尼尔·泰沙尔
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2007-08-06
Filing date: 2008-08-04
Publication date: 2009-02-11
Anticipated expiration: 2028-08-04
Also published as: TWI394048B; JP2009043256A; CN101364212B; US20090043916A1; TW200907688A; US8285895B2; JP4855451B2

Abstract

本发明提供一种访问存储器单元的方法及装置，其中一种系统装置，包括存储器单元、总线、第一主装置以及第二主装置。存储器单元具有符合自由交换式协议的存储器接口，此存储器接口位于存储器单元与一访问主装置之间。总线电连接存储器单元。第一主装置通过总线与存储器接口访问存储器单元，以及通过一中断接口接收到一中断要求后执行一中断操作。第二主装置通过该总线与存储器接口访问该存储器单元，其中第二主装置于访问存储器单元之前传送中断要求至第一主装置。

Description

访问存储器单元的方法及装置

技术领域

本发明主要关于一种计算机架构，特别是有关于一种存储器访问架构。

背景技术

处理器的应用非常广泛，其应用包括数学计算、数据库管理、通讯和装置控制等各领域。在各种应用中，处理器需要分离的存储器单元以执行一些工作，例如执行结果或中间值的储存，或取得(retrieve)运作软件，或输入数据。一般而言，控制存储器访问的处理器可称之为“主装置”。前述的主装置亦可用以表示其他单元，并不限于前述的控制存储器访问的处理器。

各种通讯协议被加以定义以配合内部通讯的目的如处理器和存储器单元间的数据传输。一些协议具体定义了使用于多处理器架构，其中多个处理器能经由一总线来访问一共享存储器单元。前述应用于多路复用处理器分享一共同的存储器或其他资源(resource)的协议能够管理何种处理器及何时允许访问存储器单元。前述的协议通常使用交换(hand-shake)方法来定义，该方法可用以当处理器与存储器单位间的通讯发生问题时，通知此处理器。交换协议主要的缺点在于过于复杂，在一些应用中，通常不需要使用如此复杂的协议。

串行外围接口(Serial Peripheral Interface，SPI)，为一简单的同步数据联结协议。此协议通常运用在单一主装置访问一或多个存储器单元的设计。因此，串行外围接口(SPI)没有低层规定(low layer provision)(例如交换式规定)，用以验证所给予的指令已确实执行。此该串行外围接口亦缺乏错误检测和校正规范的能力。然而，由于其简单性，此串行外围接口具有使用一小数量的通讯线便能有快速运作的优点。因此，串行外围接口是一种普遍应用在存储器单元与单一处理器连接的协议。

然而，当两个处理器需外接存储器单元时，不管上述处理器要求多少存储器空间或访问存储器单元多少次，每颗处理器都需要拥有自己的存储器单元。

另一种处理方式则是利用一个第一处理器在低引脚数(low pin count)规格(可支持bus-busy显示)下传送访问指令到分享存储器单元中。在此组态下，由第一处理器所传送的指令被传到第二处理器，且经由第二处理器转译成SPI格式，并转送到存储器单元。由上可知，使用上述方式之前提是第一处理器能支持低引脚数规格，同时第二处理器具有格式转换的功能。

另一种在处理器间分享一存储器单元的方法是在分享上述存储器的两个处理器之间执行一硬件交换(hardware handshake)。此种做法的前提是上述处理器能支持交换式协议，但当超过两个处理器时，上述的做法将变得相当复杂。

Evoy所提出的美国专利法案案号5,603,055(公告日期为1997年2月11日)揭露了在键盘控制器(例如处理器)和系统处理器之间分享只读存储器(ROM)的方法。在系统启动之初，此系统处理器访问分享只读存储器(ROM)以取得基本输入输出系统(BIOS)。且，上述动作之后，此分享只读存储器(ROM)被键盘控制器所使用。然而，此方法不适用于两个处理器间歇性访问存储器的需求。

Rockford，Dunnihoo和Wahler所提出的美国专利法案案号5,892,943号，标题为“分享基本输入输出系统的只读存储器于热开机中”，揭露一种在主处理器与键盘控制器之间分享存储器单元的机制。其中，存储器单元是用以上载基本输入输出系统(BIOS)。连接于主处理器和键盘控制器的逻辑电路系统仅允许主处理器在键盘控制器失能的情形下(例如当计算机第一次启动时)访问存储器。当上述主处理器企图在不同时间访问存储器，逻辑电路系统模拟一作业码(op-codes)至主处理器，使主处理器能访问位于主处理器的主存储器中的基本输入输出系统(BIOS)的一备份。虽然上述方法可解决访问BIOS的问题，但此方法不允许间歇性访问至存储器单元。再者，上述存储器需要并列访问接口，不适用于串行访问接口。

其他专利都有相似的缺点，如Dutton所提出美国专利案号5,999,476，Le所提出的美国专利案号5,794,054，公告日期为1998年8月11日以及Le所提出美国专利案号6,154,838，公告日期为2000年11月28日。

发明内容

有鉴于此，本发明实施例提供一种多个处理器连接一存储器单元的结构。一第一处理器通常于一稳定状态之下连接存储器单元。当一第二处理器访问前述存储器单元时，第二处理器送出中断要求至第一处理器，且在接收到中断要求的确认信息后控制存储器单元。当第二处理器完成存储访问之后，将使第一处理器由中断程序中释放出来。在中断期间内，第一处理器可不需执行任何有用的任务，可单纯保持于闲置状态。允许多处理器(multi-processor)访问至一存储器单元所获得的优点可弥补因第二处理器访问存储器单元而造成第一处理器处于闲置状态的缺点。

前述存储器单元使用一单一主协议(如串行外围接口(SPI)或微传线(Microwire))来运作。更具体地说，存储器单元依据一自由交换式协议进行运作。管理存储器运作的协议可不需支持错误检测(error detection)或错误校正(error correction)。在一些发明实施例中，访问存储器单元要求少于10或甚至少于5个脚数。另外，存储器单元可包括一串行访问(serial access)存储器单元。

在一些发明实施例中，第一处理器为系统的主处理器，通常连接至存储器，用来完成系统的主要任务，而第二处理器通常用来处理支持任务。根据情况，主处理器具有控制存储器访问的机制。一般而言，第一处理器比第二处理器有较强处理能力(processing power)，例如至少5倍或至少10倍于第二处理器的处理能力。在一些发明实施例中，第一处理器比第二处理器具有较大的指令传输量(instruction throughput)(如至少5倍或甚至至少10倍)。在一些实施例中，第一处理器的晶体管数目大于第二处理器(如至少10倍或甚至至少20倍)。

在本发明实施例中揭露的第一处理器包括一主机控制器及第二处理器包括一嵌入式控制器。嵌入式控制器可控制一或多个计算机外围装置，如电池、键盘、鼠标及电源供应器等。

在一些发明实施例中，存储器单元储存第一或第二处理器执行任务的执行码。如对第一处理器而言，存储器单元可储存基本输入输出服务(BasicInput/Output Services；BIOS)码、可扩展固件接口(Extensible FirmwareInterface；EFI)码或系统管理码。一般而言，存储器单元为第一主处理器储存多个不同应用的区段码。在一些发明实施例中，存储器单元可为第一及第二处理器(例如无法支持内部存储器(internal memory)的处理器)储存大量的码，此处理器可采用分页(paging)的方式，把码访问入存储器单元中。

在一些发明实施例中，第二处理器位于一总线上，此总线连接第一处理器至存储器单元。当第二处理器本身不需访问存储器单元时，第二处理器运作为一透通单元，用来交换存储器单元及第一处理器之间的信号。

本发明一实施例揭露一种系统装置，包括存储器单元、总线、第一主装置以及第二主装置。存储器单元具有符合自由交换式协议的存储器接口，此存储器接口位于存储器单元与一访问主装置之间。总线电连接存储器单元。第一主装置通过总线与存储器接口访问存储器单元，以及通过一中断接口接收到一中断要求后执行一中断操作。第二主装置通过总线与存储器接口访问该存储器单元，其中第二主装置于访问存储器单元之前传送中断要求至第一主装置。

前述存储器接口可为不支持总线的碰撞标识(identification of collisions)的协议的接口。存储器接口亦可为一协议接口，此协议接口可根据不支持选择一单一处理器来访问存储器单元的协议而运作，亦或可根据一串行外围接口协议而运作。

第一主装置包括一计算机的主机。第一主装置通过一主机控制器执行访问该存储器单元和/或接收中断要求。第二主装置可包括一嵌入式计算机控制器、计算机的一控制器、一笔记型计算机的一嵌入式控制器、一计算机的一系统控制器或者是一键盘控制器。此外，第一主装置的最大指令传输量至少为第二主装置的5倍。第二主装置可位于电连接第一主装置与存储器单元的总线上。于本发明一实施例中，第二主装置仅于接收到第一主装置所发出的一中断确认信息后才访问存储器单元，其中此中断确认信息是为第一主装置针对中断要求而发出。第二主装置可于访问存储器单元前发出前述的中断要求至第一主装置。

另外，无论是否接收到一中断确认信息，第二主装置可于传送中断要求预定时间后访问存储器单元。或者是，第一主装置依据该中断要求而制止经由总线访问存储器单元。在本发明一实施例中，第一主装置仅根据由该第二主装置所发出的指示而停止制止访问该存储器单元。在本发明另一实施例中，第一主装置不需根据由第二主装置所发出的指示而停止制止访问存储器单元。

本发明另一实施例更揭露一处理器，此处理器包括存储器接口、中断接口以及处理单元。存储器接口经由一自由交换式协议控制一存储器单元。中断接口传送中断要求至一处理器。以及一处理单元运作执行过程任务及通过存储器接口从存储器单元读取数据或储存数据至存储器单元，处理单元通过该中断接口传送中断要求以及在通过该存储器接口访问该存储器单元前接收一中断确认信息。

处理单元可通过前述的中断接口接收中断确认信息。处理单元亦可通过一缓存器接收中断确认信息，此缓存器独立于中断接口。另外，处理单元可从存储器单元读取码区段。处理器可包括一内部存储器，此内部存储器可储存处理单元执行应用的部分码，此内部存储器经由存储器接口从存储器单元置换该码区段。此外，处理单元可执行如下的两个步骤：(i)在通过存储器接口访问一存储器前，不传送该中断要求的一第一状态；(ii)仅在传送中断要求且接收中断确认信息后，才访问存储器单元的一第二状态。当其他主装置无访问上述存储器单元的危险时，处理单元可运作于第一状态。

本发明另一实施例亦揭露一种访问存储器单元的方法，所包括的步骤为：(i)提供至少一第一主装置连接至存储器单元；(ii)从一第二主装置送出一中断要求至至少一第一主装置；(iii)接收由至少一第一主装置依据中断要求所发出的一中断确认信息；以及(iv)当至少一第一主装置正执行中断要求处理时，访问存储器单元。

上述方法可包括在完成存储器访问之后，释放至少一第一主装置的中断要求处理。访问该存储器单元可包括一只读访问、一写访问及通过由一单一主协议所支配的一接口访问。

附图说明

图1是绘示依照本发明一实施例所述的多个处理器与一存储器单元连接的示意图。

图2是绘示依照本发明一实施例所述的嵌入式控制器访问存储器单元的流程图。

图3是绘示依照本发明另一实施例所述的存储器单元和其他组成元件的连接示意图。

附图标号：

100～计算机； 130～存储器单元；

102～第一总线区段； 140～主机；

104～第二总线区段； 144～硬件线；

110～主机控制器； 146～线路；

114、134～串行外围接口； 154～主装置；

118～中断接口；

200、202、204、206、208、210、212、230、240～步骤；

120～嵌入式控制器； 320～嵌入式控制器；

121～处理单元； 322～开关；

122～随机访问存储器； 324～开关选择；

123～存储器接口； 350～额外的处理器；

125～多路器；

128～缓存器。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下：

实施例：

图1是绘示依照本发明一实施例所述的多个处理器与一存储器单元连接的示意图。为了精简说明，仅绘示用来说明与本发明实施例有关的部分。存储器单元130设计有一串行外围接口134，使得存储数据可依据串行外围协议访问至存储器单元130。存储器单元130可为任何种类的存储器如快速存储器、只读存储器(ROM)或其他非易失性(non-volatile)存储器。存储器单元130可具有任意的存储容量，例如可为1Mbyte，4Mbyte、16Mbyte等存储容量的存储器单元。存储器单元130可为一只读存储器或一读/写存储器。

请再参考图1，主机控制器110(例如可为一南桥晶片和/或一输入/输出控制插孔(I/O controller hub))可经由一串行外围接口114并通过由第一总线区段102与第二总线区段104所组成的SPI总线连接存储器单元130。在本发明一些实施例中，主机控制器110可为除了串行外围接口外，不具有其他存储器接口。前述的主机控制器110可具有其他存储器接口，但这些存储器接口并非用来访问位于图1的实施例中的存储器单元130。在一些情况中，主机控制器110可访问存储器单元130以取得至少一应用程序的软件码，像是基本输入输出系统(BIOS)，区域网络(LAN)和计算机100的系统管理等等。另外，取得的信息可包括软件码的部分，其可使用码置换(分页)方法(codeswapping(paging)method)去做软件码间必要的替换。或是说，主机控制器110可访问存储器单元130以储存更新的软件码，例如通过计算机与网络进行更新的基本输入输出系统(BIOS)。此外，主机控制器110亦可访问存储器单元130，用以储存计算机100的系统架构的改变。

嵌入式控制器(Embedded controller；EC)120可位于一SPI总线上。嵌入式控制器(EC)120可位于第一总线区段102与第二总线区段104之间。当没有访问存储器单元130时，嵌入式控制器120可根据情况运作在一透通(pass-through)模式，在此模式中，嵌入式控制器120以适当的速率于第一总线区段102与第二总线区段104之间传送信号。

在本发明一些实施例中，嵌入式控制器120可控制计算机100中一或多个外围设备如键盘，鼠标，荧幕，电源供应器或电池(未绘示)等等。前述的计算机100可为任何领域中的计算机如笔记型计算机、台式计算机、服务器计算机、销售点计算机或客户端计算机等等。嵌入式控制器120根据情况会从存储器单元130中取出软件码来执行一应用软件。嵌入式控制器120可具有一小内部存储器如一随机处理存储器(RAM)122，此内部存储器可载入待执行的软件码，以使应用软件能正确地执行。在某些情形，嵌入式控制器120需要从存储器单元130中取得不同的部分码来置换一或更多部分的软件码。嵌入式控制器120可执行直接储存在存储器单元130的软件码中，或可因为其他原因对存储器单元130进行访问的动作，如储存系统架构参数。

嵌入式控制器120可包括一处理单元(processing unit；PU)121，处理单元121可执行由存储器单元130取出且存于随机处理存储器(RAM)122中的码(code)。上述的码经由连接第二总线区段104的存储器接口123通过一多路器125而取得。处理单元(PU)121亦可直接连接存储器接口123，如此一来，处理单元(PU)121可在不通过随机处理存储器(RAM)122的情形下直接接收存储器单元130的数据。

运作流程图：

图2是绘示依照本发明一实施例所述的嵌入式控制器120访问存储器单元130的流程图。请参阅图1与图2，在执行任何运作之前，嵌入式控制器120可视为一透通(pass-through)单元，其以近乎没有延迟(毫微秒级的延迟)的情况下简单的在总线区段102和104之间传送信号(步骤200)。当嵌入式控制器120欲对存储器单元130进行读/写的动作时，嵌入式控制器120可依据情况检查(步骤230)是否为一允许自由状态(permission-free state)，若为允许自由状态，则不需任何准备即可访问存储器单元130。如果不是允许自由状态，嵌入式控制器120将送出一中断要求(interrupt request；IRQ)至位于线路146的主机控制器110的中断接口(interrupt interface)118(步骤202)。当接收到由主机控制器110所发出的中断确认信息后(步骤204)，嵌入式控制器120立即中断在第一总线区段102与第二总线区段104之间的透通连接，并将存储器接口123与第二总线区段104进行连接(步骤206)。当中断开始运作时，嵌入式控制器120可访问存储器单元130(步骤208)。由于已中断主机140执行其正常操作活动，将不会发生主机控制器110访问存储器单元130和干扰嵌入式控制器120访问存储器的危险。当存储器访问动作完成之后，嵌入式控制器120重新产生与(步骤210)第一总线区段102及第二总线区段104的透通连接，并终止中断(步骤212)，同时回复到透通运作状态(步骤200)。

若访问存储器单元130时，嵌入式控制器120已处于允许自由状态(步骤230)，嵌入式控制器120可直接中断透通连接并访问上述存储器(步骤206)。在一些发明实施例中，在主机140及任何其他主装置明显不会进行访问存储器单元130的动作的情形下(例如主机104重置时)，嵌入式控制器120处于允许自由状态。另外，在某些实施例中，嵌入式控制器120并未处于允许自由状态，亦或者步骤230并未进行。在允许自由状态下访问存储器单元130之后，透通(pass-through)连结重新连结(步骤210)，且嵌入式控制器120可在不需执行要求停止中断程序(步骤240)的情形下，自动回复至透通状态(步骤200)。另外，在允许自由状态下，嵌入式控制器120可连续式地连接存储器单元130，无须重复执行中断连接(步骤206)及重新连接透通连结(步骤210)的步骤。当嵌入式控制器120离开上述允许自由状态后，透通连结将被连结。

在本发明实施例的图1中，可使用多路器125来中断存储器130至主机控制器110的连接(步骤206)，或者是，使用三态(TRI-STATE)缓冲器来执行。

在一些发明实施例中，嵌入式控制器120的中断要求通过执行没有其他有效目标的中断程序(也可能是没有执行任何有效程序)使得主机控制器110及主机140变得闲置。另外，此中断使主机140得以执行不包括访问存储器单元130动作的计算机100的维护任务。另外，中断要求传送至主机140来检查由嵌入式控制器120控制的缓存器128是否被宣告(assert)，并仅于缓存器128的值被宣告时，才会停止中断要求。当嵌入式控制器120完成存储器访问时，将宣告缓存器128的值。另外，此中断可使主机140执行一预定时间的任务，在此情形下，嵌入式控制器120可具有足够的时间访问存储器单元130，并重新回至其正常运作。

在一些发明实施例中，额外的处理器可通过主机控制器110或经由任何有效的接口来访问存储器单元130。当嵌入式控制器120访问存储器单元130时，主机140的中断过程同样可使额外的处理器失能(disable)，以避免额外的处理器访问存储器单元130。亦或是，此中断要求亦可以并联的方式提供予可访问存储器单元130的多个处理器。亦或是以硬件交换方法通知一或多个额外的处理器，使抑制额外的处理器访问存储器单元130的动作。

本发明一实施例亦揭露一主装置154通过外围控制器接口(PCI)总线152电连接至主机控制器110。根据情况，中断要求通知主机控制器110以避免主机控制器110访问存储器单元130。同时，在中断完成之前，将不允许主装置154或任何其他处理器或非处理器主装置所发出的访问指令。或者是，中断过程使主处理器154失能直至中断过程完成，此动作是为了预防主装置154干扰嵌入式控制器120的存储器访问。

嵌入式控制器120的中断而使主机140无法运作的时间相当的短，一般而言，少于0.5％或甚至少于0.1％的处理时间，因此嵌入式控制器120的存储器访问不会破坏主机140的正常运作。在一些发明实施例中，嵌入式控制器120所执行的任务为局限性的存储器访问，举例来说，每秒存储器访问仅100次，甚至仅达50次，每次存储器访问的时间会根据情况的需要可少于15微秒或甚至少于10微秒，或甚至少于7微秒。另外，嵌入式控制器120集中地访问存储器单元130，例如引发主机140进入闲置，至少5％的时间或至少10％的处理时间。本发明的发明人认为虽然主机140的中断运作虽会降低其效率，但嵌入式控制器120及主机控制器110仅需一存储器单元130的优点在某些情形下可弥补效率降低的缺点。

由上可知，嵌入式控制器120所发出中断要求将经过主机控制器110。在一些发明实施例中，亦可由线路146直接送出中断要求至主机140，而不需经过主机控制器110。

请再参照图1与图2，前述接收中断确认信息的步骤204，确认信息可提供于主机控制器110与嵌入式控制器120间的专用硬件线144，亦或是由主机140连接出来的类似线路，可做为起始和/或执行中断要求的协议。另外，此确认信息可提供做为一起始中断步骤，例如将一中断过程写入嵌入式控制器120的缓存器128。然而，在一些发明实施例中，并不需要中断确认信息，嵌入式控制器120可在中断要求送出一预定时间如20微秒后，访问存储器单元130(步骤208)。

存储器访问步骤208可包括访问一字节或其他数据块，或可包括连续地访问多个数据区段。存储器访问可选择性地于一短时间内(例如少于50微秒甚至少于20微秒)内完成。

存储器访问控制：

在一些发明实施例，嵌入式控制器120可延迟部分存储器单元130的存储器访问动作，以符合一些针对访问存储器单元130以及中断主机140运作的限制的预定规则。在某些实施例中，嵌入式控制器120仅在前一访问执行预定时间后，才可允许访问存储器单元130。另外，在送一中断要求至主机控制器110之前，嵌入式控制器120可将待访问的动作累积至预定数量。在一些发明实施例中，若在预定时间内无法累积预定数量的访问动作，嵌入式控制器120亦会访问存储器单元130。

三个处理器实施例：

图3是绘示依照本发明另一实施例所述的存储器单元130和其他组成元件的连接示意图。图3相似于图1，但图3的存储器单元130是通过开关322来连接主机控制器110和嵌入式控制器320。开关322上的开关选择324是由嵌入式控制器320控制，用以决定存储器单元130是连接嵌入控制器320或连接主机控制器110。

图3也显示三个处理器分享一存储器单元130。在一稳定状态，主机控制器110连接至存储器单元130。当嵌入式控制器320需访问存储器单元130时，嵌入式控制器320送出一中断需求至主机控制器110，并在接收到确认信息之后，立即设定开关选择324予嵌入式控制器320使执行其存储器的访问。同样地，当额外的处理器350需访问存储器单元130时，额外的处理器350将送出一中断要求至主机控制器110。由于主机控制器110仅可在一时间内确认一中断，因此，额外的处理器350访问存储器单元130时，额外的处理器350并不需使嵌入式控制器320失能(disable)。当开关选择324接收到主机控制器110所转送的确认信息，开关选择324设定予额外的处理器350，使额外的处理器350可访问存储器。或者，在额外的处理器350的指令下，嵌入式控制器320设定开关选择324。另外，额外的处理器350可直接控制开关选择324，例如，经过一多路器或一相互作用的控制线(mutually controlled line)。在完成数据取得之后，额外的处理器350释放主机控制器110。

其他置换：

虽然前述的内容所涉及的接口是为一串行外围接口(SPI)，然而，前述部分实施例与方法亦可通过其他串行或并列总线协议执行。例如，在一些实施例中，总线协议和/或执行总线协议的单元可以没有对总线授权控制的规定。此外，总线协议也可没有允许发送器(transmitter)决定碰撞(collision)的规定。在本发明一些实施例中，于处理器和存储器单元间的总线协议并未使用任何的交换方式。

图1所示的存储器单元130虽为一单一的存储器单元，但前述的实施例或方法亦用分享位于多个处理器间的多个串联存储器。

前述实施例中的主机控制器110是连续不断地连至存储器单元130，且嵌入式控制器120可送出一中断需求至主机控制器以进行访问存储器单元130的动作。在另一实施例中，当需要访问存储器单元130时，主机控制器110可送出一中断需求至嵌入式控制器120。

前述的内容虽为存储器单元的分享，但亦可用于其他资源的分享。

本发明虽以实施例揭露如上，然其并非用以限定本发明的范围，任何熟习本领域相关技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定为准。

Claims

1、一种系统装置，其特征在于，所述装置包括：

一存储器单元，具有符合一自由交换式协议的一存储器接口，所述存储器接口位于所述存储器单元与一访问主装置之间；

一总线，电连接所述存储器单元；

一第一主装置，通过所述总线与所述存储器接口访问所述存储器单元，以及通过一中断接口接收到一中断要求后执行一中断操作；

一第二主装置，通过所述总线与所述存储器接口访问所述存储器单元，其中所述第二主装置于访问所述存储器单元之前传送所述中断要求至所述第一主装置。

2、如权利要求1所述的系统装置，其特征在于，所述存储器接口包括不支持所述总线的碰撞标识的协议的接口。

3、如权利要求1所述的系统装置，其特征在于，所述存储器接口为一协议接口，所述协议接口是根据一协议而运作，所述协议是为一串行外围接口协议或不支持选择一单一处理器来访问所述存储器单元的协议。

4、如权利要求1所述的系统装置，其特征在于，所述第一主装置包括一计算机的主机，所述计算机的主机通过一主机控制器执行至少一下列的步骤：

(i)访问所述存储器单元；以及

(ii)接收所述中断要求。

5、如权利要求1所述的系统装置，其特征在于，所述第一主装置包括一计算机的主机，所述第二主装置包括所述计算机的一嵌入式控制器。

6、如权利要求1所述的系统装置，其特征在于，所述第二主装置包括一计算机的一控制器，所述控制器是为一系统控制器、一键盘控制器或一笔记型计算机的一嵌入式控制器。

7、如权利要求1所述的系统装置，其特征在于，所述第二主装置是位于电连接所述第一主装置至所述存储器单元的所述总线上。

8、如权利要求1所述的系统装置，其特征在于，所述第二主装置于接收到所述第一主装置所发出的一中断确认信息或于传送所述中断要求预定时间后，访问所述存储器单元，其中所述中断确认信息是为所述第一主装置针对所述中断要求而发出。

9、如权利要求1所述的系统装置，其特征在于，所述第一主装置依据所述中断要求而制止经由所述总线访问所述存储器单元。

10、如权利要求1所述的系统装置，其特征在于，所述第一主装置和所述第二主装置包括处理器。

11、一种处理器，其特征在于，所述处理器包括：

一存储器接口，所述存储器接口经由一自由交换式协议控制一存储器单元；

一中断接口，传送中断要求至一处理器；以及

一处理单元运作执行过程任务及通过所述存储器接口从所述存储器单元读取数据或储存数据至所述存储器单元，所述处理单元通过所述中断接口传送所述中断要求，以及在通过所述存储器接口访问所述存储器单元前接收一中断确认信息。

12、如权利要求11所述的处理器，其特征在于，所述处理单元经由所述中断接口接收所述中断确认信息。

13、如权利要求11所述的处理器，其特征在于，所述处理单元通过一缓存器接收所述中断确认信息，所述缓存器独立于所述中断接口。

14、如权利要求11所述的处理器，其特征在于，所述处理单元从所述存储器单元读取码区段。

15、如权利要求14所述的处理器，其特征在于，包括一内部存储器，所述内部存储器储存所述处理单元执行应用的部分码，所述内部存储器经由所述存储器接口从存储器单元置换所述码区段。

16、如权利要求11所述的处理器，其特征在于，所述处理单元执行如下的两个步骤：

(i)在通过所述存储器接口访问一存储器前不传送所述中断要求的一第一状态；以及

(ii)仅在传送所述中断要求且接收中断确认信息后才访问所述存储器单元的一第二状态。

17、一种访问一存储器单元的方法，其特征在于，所述方法包括：

提供至少一第一主装置连结至所述存储器单元；

从一第二主装置送出一中断要求至所述至少一第一主装置；

接收由所述至少一第一主装置依据所述中断要求所发出的一中断确认信息；以及

当所述至少一第一主装置正执行中断要求处理时，访问所述存储器单元。

18、如权利要求17所述的访问所述存储器单元的方法，其特征在于，包括在完成访问存储器单元后，释放所述至少一第一主装置的所述中断要求处理。

19、如权利要求17所述的访问所述存储器单元的方法，其特征在于，访问所述存储器单元包括一只读访问或一写访问。