CN106201934A - 串行外围设备接口主机端口 - Google Patents

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CN106201934A
CN106201934A CN201610364080.8A CN201610364080A CN106201934A CN 106201934 A CN106201934 A CN 106201934A CN 201610364080 A CN201610364080 A CN 201610364080A CN 106201934 A CN106201934 A CN 106201934A
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Abstract

公开了一种串行外围设备接口(SPI)主机端口，其使得处理器外的主机能够利用SPI存储器命令协议来访问存储器的存储器映射资源。示例性的处理器可以包括连接到存储器映射资源的系统互连以及连接到系统互连的SPI主机端口。SPI主机端口配置为便于所述处理器外的主机使用SPI存储器命令协议来访问处理器的存储器映射资源。

Description

串行外围设备接口主机端口
技术领域
本公开一般涉及处理器，并且更特别地，涉及提供用于访问处理器的存储器映射资源的从支持的串行外围设备接口。
背景技术
电子系统能够组合不同的处理器(包括微处理器、微控制器、数字信号处理器、中央处理器或其它类型的处理器)，这些处理器具有实现具体应用的电路系统。一个处理器，典型地称为主处理器，可以控制典型地称为从处理器的另一处理器的操作。例如，通用处理器可以控制电子系统的普通操作以及执行专用操作的专用处理器的操作(诸如数字信号处理器在通用处理器的控制下执行具体的信号处理操作)。主机接口可以实现以连接主处理器和从处理器，这允许主处理器与从处理器之间通信。当今的处理器要求轻重量、低耗费、使主处理器能够访问从处理器的资源的低性能主接口。虽然现有的主机接口，诸如并行的主机端口接口，通常已经足够用于它们的预期目的，但是它们在很多方面不完全尽如人意。
附图说明
通过结合附图理解下面的发明详述，能够最佳地理解本公开。应强调的是，根据行业的标准惯例，各特征不是按具体尺度绘制，而是仅用于示例的目的。事实上，为论述的清晰，各特征的尺寸可任意地增大或减小。
图1是根据本公开各方面的示例性的处理系统的示意性框图，该处理系统包括串行外围设备接口，该串行外围设备接口支持处理系统外的主机对处理系统的存储器映射资源的访问。
图2是根据本公开的各方面的诸如图1的处理系统的串行外围设备接口与处理系统外的主机之间的示范性的主从连接模型。
图3A-3E描绘了根据本公开的各方面的能够实现在图1的处理系统中的示范性的串行外围设备接口主机端口寄存器。
图4A是根据本公开的各方面的能够执行以使得处理器外的主机诸如图1的处理系统能够访问存储器映射资源的示范性的方法的流程图。
图4B是根据本公开的各方面的能够由诸如图1的处理系统的位于处理器外的主机执行以使能访问存储器映射资源的示范性的方法的流程图。
发明内容
公开了串行外围设备接口(SPI)主机端口，其使得位于处理器外的主机能够利用SPI存储器命令协议来访问处理器的存储器映射资源。SPI主机端口使得处理器能够作为从设备操作且使得主机能够作为主设备操作，主设备控制处理器与主机之间的数据传输。
示范性的处理器可以包括连接到系统互连的SPI主机端口，该系统互连连接到存储器映射资源。SPI主机端口被配置为便于处理器外的主机使用诸如SPI SRAM/Flash式协议的SPI存储器命令协议来访问处理器的存储器映射资源。在各实现方式中，SPI主机端口能够将从主机接收到的SPI通信分组的负载解释为访问指令并且基于访问指令来执行访问操作，其中SPI通信分组基于SPI存储器命令协议。SPI主机端口可以包括连接到系统互连的系统主接口，所述系统主接口被配置为基于访问指令来访问系统互连上的存储器映射资源。在一些实现方式中，系统主接口能够基于SPI存储器命令协议将SPI通信分组解释成访问指令。
SPI主机端口可以包括SPI主机端口准备就绪线路，当SPI主机端口准备就绪执行访问操作时，SPI主机端口准备就绪线路向主机断言SPI主机端口准备就绪信号。SPI主机端口状态寄存器可以包括指示SPI主机端口何时准备就绪执行访问操作的SPI主机端口状态准备就绪位。在一些实现方式中，SPI主机端口状态寄存器包括指示错误状况的错误状况位。
SPI主机端口可以包括：SPI主机端口中断请求线路，当SPI主机端口检测到错误状况时，SPI主机端口中断请求线路用于断言SPI主机端口中断请求信号；和/或SPI主机端口触发器输出线路，当SPI主机端口准备就绪执行访问操作时，SPI主机端口触发器输出线路用于断言SPI主机端口触发器输出信号。在一些实现方式中，SPI主机端口中断请求线路连接到处理器的系统事件控制器。SPI主机端口控制寄存器可以包括用于控制SPI主机端口中断请求信号的断言的错误状况掩码位。在一些实现方式中，SPI主机端口触发器输出线路连接到处理器的触发器路由单元。SPI主机端口控制寄存器包括用于控制用于断言SPI主机端口触发器输出信号的源的触发器模式位。
具体实施方式
公开了能够由处理器实现以提供用于向处理器外的主机提供处理器的存储器映射资源的控制和访问的轻重量、低成本、低性能接口的串行外围设备接口。图1是根据本公开的各方面的包括串行外围设备接口的示范性的处理系统10的示意框图，该串行外围设备接口支持处理系统外的主机对处理系统的存储器映射资源的访问。在各实现方式中，处理系统10是嵌入式处理器，例如来自Analog Devices公司的Blackfin+(ADSP-BF7xx)处理器系列。处理系统10可以是微处理器、数字信号处理器、微控制器、中央处理器、片上系统或其它处理器，取决于设计要求。为清晰的目的，已经简化了图1，以便更好的理解本公开的发明构思。额外的特征可包含在处理系统10中，并且所描述的一些特征可在处理系统10的其它实施方案中进行替换或消除。
处理系统10包括处理器15和存储器20。处理器15可以是指核心处理器，其可实现为中央处理器(CPU)、微控制器、微处理器、数字信号处理器或其它处理器。存储器20可以包括闪存、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、静态RAM(SRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDR SDRAM)、图形DDR存储器、磁阻RAM(MRAM)、其它类型的存储器、或它们的组合。
系统互连25将处理系统10的各组件互连。例如，在所描绘的实施方案中，处理器15和存储器20与系统互连30耦合，使得处理器15和存储器20能够经由系统互连25彼此通信。存储器映射资源(其包含存储器20)连接到系统互连25，其中每个存储器映射资源具有定义的唯一地址(存储器映射地址)。存储器映射资源可以包括在处理系统10之内和/或之外的存储器，以及存储器映射寄存器，诸如与处理系统10的各组件相关联的控制器寄存器和数据寄存器。系统互连25可以包括单总线、多总线、交叉开关网、单级网络、多级网络、其它类型的互连网络、或它们的组合。在各实现方式中，系统互连25能够实现形成用于系统总线互连的交换机结构式样的系统交叉开关(SCB)。
连接到系统互连25的串行外围设备接口(SPI)30使得处理系统10与处理系统10之外的SPI兼容设备之间能够通信。在图1中，处理系统10之外的主机40能够通过SPI 30连接到处理系统10并且与处理系统10通信。SPI 30能够实现为基于主/从关系的全双工、四线同步串行接口。SPI30被配置为串行地将数据发送到处理系统10以及处理系统10之外的SPI兼容设备以及接收来自处理系统10以及处理系统10之外的SPI兼容设备的数据。例如，SPI 30可以具有四线接口，该四线接口包括包括两个数据线(用于实现全双工操作)、设备选择线路和时钟线路。两个附加数据线路能够实现以利于四重SPI操作。在SPI数据传输过程中，数据在数据线路上同时发送(例如，串行地移出)和接收(例如，串行地移入)，并且串行时钟线同步数据线路上信息的移位和采样。
典型地，SPI 30简单地在处理系统10与主机40之间传输数据(例如，通过将数据移入/移出先入先出存储器缓冲器)，其中主机40对数据传输无法控制。本公开提出了扩展SPI30以包括允许主机40控制主机40与处理系统10之间的SPI数据传输的机制。该控制能够利于主机40直接访问处理系统10的存储器映射资源，诸如存储器和/或存储器映射寄存器。在图1中，SPI 30扩展有SPI主机端口50，其连接到系统互连25，提供用于处理系统10的从接口，使得处理系统10能够作为从设备工作并且主机40(处理系统10之外的主机)能够作为控制处理系统10与主机40之间的数据传输的主设备工作。在各实现方式中，主机40能够主导与处理系统10的存储器映射资源相关联的访问操作。在SPI数据传输期间，主机40作为主设备工作，处理器15作为从设备工作。为了SPI数据传输的目的，处理器15能够称为从处理器，SPI从设备，或其它适合的术语；并且主机40能够称为主处理器，主设备，SPI主设备，外部主机，外部主设备和/或任何其它适合的术语。
SPI主机端口50包括系统主接口52以及系统从接口54，它们都与系统互连25连接。系统主接口52使得处理系统10能够作为从设备工作，使得主机40(作为主设备工作)能够访问处理系统10的资源。例如，系统主接口52提供系统互连25上的对处理系统10的存储器映射资源诸如存储器和存储器映射寄存器具有直接访问权的主接口。在各实现方式中，基于从主机40接收到的访问命令，系统主接口52经由系统互连25从处理系统10的存储器映射资源读取数据和/或将数据写入处理系统10的存储器映射资源。在各实现方式中，系统主接口52能够执行预取操作。系统从接口54使得SPI主机端口50能够作为从设备工作，使得处理系统10(作为主设备工作)能够访问SPI主机端口50的资源，诸如SPI主机端口50的存储器和/或寄存器。
SPI主机端口接收缓冲器(SPIHP_RFIFO)56能够存储从主机40接收到的数据，并且SPI主机端口发送缓冲器(SPIHP_TFIFO)58能够存储发送到主机40的数据。在各实现方式中，SPI主机端口接收缓冲器56和SPI主机端口发送缓冲器58是先入先出缓冲器。SPI主机端口接收缓冲器56具有关联SPI主机端口接收移位寄存器(RSR)60，并且SPI主机端口发送缓冲器58具有关联SPI主机端口发送移位寄存器(TSR)62。
SPI接口64提供用于利于与主机40通信的全双工、同步串行主机接口。SPI接口64具有四个数据插针：MOSI(主输出，从输入)数据插针、MISO(主输入，从输出)、SPIQ2数据插针以及SPIQ3数据插针。四个数据插针使得SPI主机端口50能够提供全双工操作和四重SPI操作。图2是根据本公开的各方面的主机40(SPI主设备)与SPI主机端口50(SPI从设备)之间的示范性的主从连接模型。在图2中，SPI主机端口50支持以下SPI信号(以及对应的线路)：
·MOSI：主机40与SPI主机端口50之间的数据信号，由主机40生成且由SPI主机端口50接收；
·MISO：主机40与SPI主机端口50之间的数据信号，由SPI主机端口50生成且由主机40接收；
·SPIQ2：主机40与SPI主机端口50之间的数据信号，由主机40生成且由SPI主机端口50接收；
·SPIQ3：主机40与SPI主机端口50之间的数据信号，由SPI主机端口50生成且由主机40接收；
·SLK：从主机40到SPI主机端口50的时钟信号，由主机40生成且由SPI主机端口50接收以同步主机40与SPI主机端口50之间的数据传输；
·SPISEL：从主机40到SPI主机端口50的SPI选择信号，由主机40生成且由SPI主机端口50接收；以及
·SPIRDY：从SPI主机端口50到主机40的SPI准备就绪信号，由SPI主机端口50生成且由主机40接收。
主机40通过SPI选择线路来使能SPI主机端口50。在本实施例中，当SPI主机端口50从主机40接收到SPI选择信号时，能够使能SPI主机端口50功能。否则，SPI主机端口50可以在备用模式下工作。在SPI数据传输期间，数据在数据线路(MOSI,MISO,SPIQ2,和/或SPIQ3)上同时发送(例如，串行地移出)和接收(例如，串行地移入)，并且时钟线路(SLK)同步数据线路上的信息的移位和采样。在数据线路上发送的数据可以包括与主机40执行的访问操作相关联的指令、地址和数据。数据字节可以按最高有效字节优先方式移出/移入SPI主机端口50。在各实现方式中，SPI主机端口50能够接收指令(操作码)地址，以及MOSI数据线路上的假字节，其中指令能够开始于SPI选择信号的下降沿且结束于SPI选择信号的上升沿。
SPI准备就绪信号使能主机40以硬件方式控制处理系统10与主机40之间的数据传输，为主机40提供硬件流控制。SPI准备就绪信号能够指示主机40需要停止，使得主机40能够使用SPI准备就绪信号来对处理系统10的存储器映射资源执行访问(读/写)操作。例如，主机40等待SPI主机端口50断言SPI准备就绪信号以在读操作期间锁存数据或者在写操作期间发送数据。SPI主机端口50能够断言SPI准备就绪信号何时准备就绪用于访问操作，诸如读、写或预取操作。SPI准备就绪信号断言能够由SPI主机端口控制68来控制。SPI主机端口50能够通过去断言SPI准备就绪信号而停止主机40执行访问操作，例如，当SPI主机端口接收缓冲器56在写操作期间几乎满时，SPI主机端口发送缓冲器58在读操作期间几乎为空，当SPI主机端口50检测到错误状况时，和/或当SPI主机端口50检测到担保停止的主机40的某其它事件时。主机40因此能够使用SPI准备就绪信号作为节流阀而在必要时延迟后续的数据传输和/或指令，直到从设备(处理系统10)准备就绪。
SPI主机端口50进一步支持从SPI主机端口50到处理系统10的组件的SPI主机端口中断请求(SPIHPIRQ)信号以及SPI主机端口触发器输出(SPIHPTO)信号。在所描绘的实施方案中，SPI主机端口中断请求信号连接到处理系统10的系统事件控制器(SEC)70，该系统事件控制器管理系统事件源的配置以及系统事件和系统中断在处理系统10中的传播。在各实现方式中，系统事件控制器70管理系统中断和/或系统故障源，包括诸如使能/禁止、优先权和活跃/未决源状态的控制特征。在所描绘的实施方案中，当检测到错误状况时，SPI主机端口50提供SPI主机端口触发器输出信号给系统事件控制器70。SPI主机端口中断请求信号能够由SPI主机端口控件68来控制，如下文所描述的。
SPI主机端口50进一步支持从SPI主机端口50到处理系统10的组件的SPI主机端口触发器输出(SPIHPTO)信号。在所描绘的实施方案中，SPI主机端口触发器输出信号连接到处理系统10的触发器路由单元(TRU)72。触发器路由单元72提供用于处理系统的系统级顺序控制，而没有例如来自处理器15的核干预。触发器路由单元72能够从主触发器输入接收触发器输入，并且基于触发器输入来生成开始处理器15中以及处理系统10的外围设备中的从操作的触发器输出。在所描绘的实施方案中，SPI主机端口50提供SPI主机端口触发器输出信号作为触发器路由单元72的主触发器输入。SPI主机端口触发器输出信号能够由SPI主机端口控件68来控制，如下文所描述的。
返回图1，SPI主机端口50提供便于主机40通过SPI存储器命令协议来访问处理系统10的包括存储器和/或存储器映射寄存器在内的存储器映射资源的从支持。SPI存储器命令协议通常是指在SPI存储器体系结构(换言之，包括SPI接口的存储器)中使用的SPI通信协议，诸如SPI SRAM/Flash式协议。SPI主机端口50被配置为使得主机40能够使用软件驱动或硬件驱动的SPI存储器命令协议来访问存储器映射资源。当处于从模式时，SPI主机端口50期望并解释来自主机40的指令(也称为命令、运算码或操作码)并且适当对SPI主机端口50所支持的每个指令进行回应。当主机40断言SPI选择信号时，每个指令可以开始，而当主机40去断言SPI选择信号时，每个指令可以结束。在各实现方式中，使用SPI存储器命令协议，SPI主机端口50能够将从主机40接收到的SPI命令分组解释成规定访问操作以及与访问操作相关联的地址/数据信息的访问指令，然后生成对处理系统10的存储器映射资源执行访问操作(诸如读、写或预取操作)所必要的信令。SPI通信分组可以包括报头和负载，其中SPI主机端口50能够将负载解释为唯一的、特定访问指令，然后基于特定的访问指令来执行访问操作。例如，为执行读操作，主机40能够发送包含读数据指令以及关联的地址信息的SPI通信分组。SPI主机端口50能够存储SPI通信分组(例如，存储在SPI主机端口接收缓冲器56中)，并且解释(译码)SPI通信分组的负载以识别读数据指令和读地址。基于读数据指令和读地址，SPI主接口52能够在系统互连25上从存储器映射资源读数据，并且将读数据发送到主机40。系统主接口52可以将读数据存储在SPI主机端口发送缓冲器58中，直到发送到主机40。在各实现方式中，系统主接口52能够解释负载。
表1提供了在各实现方式中能够由SPI主机端口50支持的SPI存储器指令/命令。每个指令具有关联的SPI通信分组，其包括指令/操作码(Opcode)字节(诸如Byte 0)以及各信息字节(诸如Byte 1,Byte 2,Byte3,Byte 4,和Byte 5)。指令/操作码字节规定访问操作的类型，并且信息字节可以是地址字节或数据字节，取决于访问操作。在表1中，“A”代表地址，“D”代表SPI主机端口50的数据输入，“(D)”代表来自SPI主机端口50的数据输出，“R”代表了SPI主机端口寄存器地址，“S”代表跨步，并且“Dummy”代表未使用/丢弃的字节。
表1
SPI主机端口50能够支持主机40访问处理系统10的存储器映射资源，诸如存储器和/或存储器映射寄存器。参见例如，读数据(Read Data)、快速读(Fast Read)、快速读双输出(Fast Read Dual Output)、快速读四输出(Fast Read Quad Output)、写数据(WriteData)、写数据双输入(Write Data Dual Input)以及写数据四输入(Write Data QuadInput)指令。SPI主机端口50能够通过专用寄存器读和寄存器写指令来支持主机40访问SPI主机端口50本地的寄存器。参见例如读寄存器(Read Register)、读寄存器双输出(ReadRegister Dual Output)、读寄存器四输出(Read Register Quad Output)和写寄存器(Write Register)。在一些实现方式中，寄存器读指令能够返回从最低有效字节到最高有效字节的数据，并且寄存器写指令能够期望从最低有效字节到最高有效字节的数据。SPI主机端口50可以进一步支持主机40执行写数据跨步。参见例如写数据跨步(Write DataStride)、写数据双输入跨步(Write Data Dual Input Stride)以及写数据四输入跨步(Write Data Quad Input Stride)。在各实现方式中，主机40能够使用写数据跨步指令将数据写入存储器到间断地址。该指令可以期望负载的每个数据元素之前的跨步字节值。表1不是SPI主机端口50所支持的指令的穷尽列表，并且如上所述，SPI主机端口50能够支持能适用于诸如SPI闪速/SRAM存储器的SPI存储器体系结构的各指令/命令/操作码。
SPI主机端口控件68管控SPI主机端口50的操作，使得SPI主机端口50能够实现如本文所描述的功能。SPI主机端口控件68可以包括SPI主机端口逻辑以及各种SPI主机端口寄存器。在各实现方式中，SPI主机端口逻辑和SPI主机端口寄存器确定发布给系统主接口52的事务。例如，基于从主机40接收到的指令，SPI主机端口控件68能够生成指令到系统主接口52，用于访问存储器映射资源。图3A-3E描绘了根据本公开各方面的示范的SPI主机端口寄存器。在所描绘的实施方案中，SPI主机端口寄存器实现为32位SPI主机端口寄存器，但是本公开构思了任何尺寸的SPI主机端口寄存器。图3A描绘了提供与SPI主机端口50的相关联的状态信息的SPI主机端口状态寄存器100。图3B描绘了提供对SPI主机端口50的操作的控制的SPI主机端口控制寄存器110。图3C描绘了提供SPI主机端口50与主机40之间的通信的SPI主机端口辅助寄存器120。图3D描绘了提供地址变换的SPI主机端口基地址寄存器130。图3E描绘了提供用于预取操作的信息的SPI主机端口读预取寄存器140。为了清晰的原因，简化了图3A-3E，以便更好的理解本公开的发明构思。另外的特征能够添加到所描绘的SPI主机端口寄存器中，所描述的一些特征能够在SPI主机端口寄存器的其它实施方案中进行替换或去除。
在图3A中，SPI主机端口状态寄存器100包括各种位，当被触发(例如，置位成活跃状态)时，这些位反映与SPI主机端口50相关联的错误状况。例如，SPI主机端口寄存器100可以包括：
·总线错误(SPIHP_STAT.BERR)位，其可以被对于在系统互连25上的任何传输所接收到的访问响应(例如，当SPI主机端口50接收从错误(SLVERR)信号或者译码错误(DECERR)信号时)、不重合地址错误、负载错误、推测读错误或其它总线相关错误触发；
·不支持操作码(SPIHP_STAT.UOP)位，其可以在主机40开始下溢SPI主机端口发送缓冲器58的读时被触发；
·下溢(SPIHP_STAT.UVF)位，其可以在主机4开始上溢SPI主机端口接收缓冲器56的写时被触发；以及
·上溢(SPI_STAT.OVF)位，其可以在主机40开始无效或不被SPI主机端口50支持的命令/操作码时被触发，包括与本地读/写寄存器指令相关联的非法访问。
在一些实现方式中，总线错误位、不支持操作码位、下溢位和上溢位能够实现为W1C(写1清零)位。
SPI主机端口状态寄存器100进一步包括SPI主机端口状态准备就绪(SPIHP_STAT.RDY)位，其指示SPI主机端口50何时准备就绪进行访问操作，诸如读数据，写数据或预取指令操作。当SPI主机端口状态准备就绪位反映不活跃状态时，主机40不能执行访问操作。SPI主机端口状态准备就绪位可以在各种条件下变换成不活跃状态(去断言)，包括但不限于，当SPI主机端口接收缓冲器56在写数据指令期间几乎满时，当SPI主机端口发送缓冲器58在读数据指令期间几乎为空时，或者当任何错误状况位被触发时。在各实现方式中，SPI主机端口状态寄存器100可进一步包括SPI主机端口状态准备就绪粘滞(SPIHP_STAT.RDYSTKY)位，其指示SPI主机端口50何时准备就绪用于访问操作，当SPI主机端口50断言SPI主机端口状态准备就绪位时，该位可被触发。在一些实现方式中，SPI主机端口状态准备就绪位能够实现为非穿透位(NW)，并且SPI主机端口状态准备就绪粘滞位能够实现为W1C(写1清零)位。因此，如上所述，主机40可以等待SPI主机端口50在执行访问操作之前断言SPI主机端口状态准备就绪位(或者SPI主机端口状态准备就绪粘滞位，取决于SPI主机端口50如何被配置)。
SPI主机端口状态寄存器100使得主机40能够以软件方式控制处理系统10与主机40之间的数据传输，提供对于主机40的软件流控制。软件流控制是通过在读/写操作之前检查SPI主机端口50的状态以及使用预取操作来执行从SPI从存储器空间读来管理的。在各实现方式中，主机40能够对数据传输大小施加限制并且在每个指令完成(读数据，写数据，或者预取操作)之后检查SPI主机端口状态寄存器100以在执行下一操作之前确认先前的操作。例如，对于写数据操作，主机40能够将写数据指令负载限制到SPI主机端口接收缓冲器56的深度。在每个写数据指令之后，主机40能够检查SPI主机端口状态准备就绪位以确认SPI主机端口50准备就绪进行下一操作。
在图3B中，SPI主机端口控制寄存器110包括SPI主机端口50的各位控制操作，包括但不限于下面的控制位：
·SPI主机端口使能(SPIHP_CTL.EN)位，其控制SPI主机端口50的功能状态，当置位成活跃状态时使能SPI主机端口50；
·SPI主机端口缓冲器和状态复位(SPIHP_CTL.FSRST)位，用于复位SPI主机端口50的状态，包括SPI主机端口接收缓冲器56和SPI主机端口发送缓冲器58；
·SPI主机端口存储器尺寸(SPIHP_CTL.MSIZE)位字段，其控制当执行包括读数据、写数据和预取操作在内的访问操作时系统主接口52的传输尺寸；
·SPI主机端口基地址寄存器选择(SPIHP_CTL.BARSEL)位字段，其选择用于SPI主机端口50的基地址寄存器用于地址变换；
·SPI主机端口推测读使能(SPIHP_CTL.SPRDEN)位，其使能系统主接口52执行超越当前地址的推测读以避免读数据的中断流，其中通过系统主接口52执行的任何读数据操作可限制为SPI主机端口存储器尺寸位字段所规定的存储器尺寸；
·SPI主机端口准备就绪模式(SPIHP_CTL.RDYM)位字段，其控制从SPI主机端口50到主机40的SPI准备就绪信号源；
·SPI选择(SPIHP_CTL.SPISEL)位字段，其选择用于建立SPI主机端口50与主机50之间的连接的物理接口的串行外围设备接口；以及
·SPI主机端口带宽控制(SPIHP_CTL.BWCTL)位字段，其设定系统主接口52所允许的未完成事务总数的限值。
在各实现方式中，SPI主机端口推测读使能位能够用于存储器区域，以改善性能以及避免下溢和/或SPI准备就绪信号去断言。值得注意的是，试图访问比SPI主机端口存储器尺寸位字段所定义的传输尺寸多的传输尺寸的任何读数据操作会导致总线错误位(由SPI主机端口状态寄存器100所支持)被置位。在所描绘的实施方案中，SPI主机端口准备就绪模式位字段包括准备就绪位和准备就绪粘滞位，其中从SPI主机端口50到主机40的SPI准备就绪信号将在准备就绪位被使能时反映SPI主机端口状态准备就绪位的状态(由SPI主机端口状态寄存器100所支持)或者当准备就绪粘滞位被使能时反映SPI主机端口状态准备就绪粘滞位的状态(由SPI主机端口状态寄存器100支持)。其它源能够定义在SPI主机端口准备就绪模式位字段中，其中从SPI主机端口50到主机40的SPI准备就绪信号将在它们对应的位被使能时反映其它源的状态。
SPI主机端口控制寄存器110可以进一步包括用于使能从SPI主机端口50到处理系统10的资源的SPI主机端口中断请求信号和SPI主机端口触发器输出信号的各个位。在所描绘的实施方案中，SPI主机端口控制寄存器110包括控制SPI主机端口中断信号(例如，从SPI主机端口50到系统事件控制器70)的断言的各种掩码：
·总线错误掩码(SPIHP_CTL.BERRM)位，其控制总线错误位(由SPI主机端口状态寄存器100支持)的状态是否将断言SPI主机端口中断请求信号；
·不支持操作码掩码(SPIHP_CTL.UOPM)位，其控制不支持操作码位的状态(由SPI主机端口状态寄存器100支持)是否将断言SPI主机端口中断请求信号；
·下溢掩码(SPIHP_CTL.UVFM)位，其控制下溢位(由SPI主机端口状态寄存器100支持)的状态是否将断言SPI主机端口中断请求信号；以及
·上溢掩码(SPIHP_CTL.OVFM)位，其控制上溢位(由SPI主机端口状态寄存器100支持)的状态是否将断言SPI主机端口中断请求信号。例如，当SPI主机端口50使能总线错误掩码位时，SPI主机端口50将在总线错误位被总线相关错误触发时向SEC 70断言SPI主机端口中断请求信号。类似地，当SPI主机端口50使能不支持操作码掩码位、下溢掩码位和/或上溢掩码位时，SPI主机端口50将在对应于不支持操作码位、下溢位和上溢位的掩码位如上所述被触发时而断言SPI主机端口中断请求信号。在所描绘的实施方案的进一步的方案中，SPI主机端口控制寄存器100包括：
·触发器模式(SPIHP_CTL.TRGM)位字段，其控制用于断言SPI主机端口触发器输出信号(例如，从SPI主机端口50到触发器路由单元72)的源。
在所描绘的实施方案中，触发器模式位字段包括准备就绪粘滞位，其中当准备就绪粘滞位被使能时，从SPI主机端口50到触发器路由单元72的SPI主机端口触发器输出信号将反映SPI主机端口状态准备就绪粘滞位(由SPI主机端口状态寄存器100支持)的状态。其它源能够定义在触发器模式位字段中，其中当它们对应的位被使能时，从SPI主机端口50到触发器路由单元72的SPI主机端口触发器输出信号将反映其它源的状态。
在图3C中，SPI主机端口辅助寄存器120是软件可定义寄存器，其包括用于在SPI主机端口50与主机40之间传送信息的各种数据位。在一些实现方式中，SPI主机端口辅助寄存器能够用于消息传递、标识或者其它用途，取决于设计和应用考虑。SPI主机端口寄存器组可以包括多个SPI主机端口辅助寄存器。在图3D中，SPI主机端口基地址寄存器130提供基地址偏移量(BAO)，其能够预置到由主机40供给到SPI主机端口50的地址中，利于对处理系统10的存储器空间的不受约束的访问。基地址偏移量(SPIHP_BAR[n].BAO)位字段定义了预置到由主机40供给的地址的基地址偏移量。基地址偏移量值能够用作用于本地地址的SPI主机端口基地址寄存器130的其它位。在所描绘的实施方案中，SPI基地址寄存器130提供了8位地址偏移量，但是本公开能够构思其它地址偏移量。SPI主机端口寄存器组可以包括多个SPI主机端口基地址寄存器。在这些实现方式中，主机40使用SPI主机端口基地址寄存器选择位字段(由SPI主机端口控制寄存器100支持)来选择SPI主机端口基地址寄存器130)，使得主机40能够快速地切换SPI主机端口基地址寄存器。主机40、SPI主机端口50或处理系统10的其它资源能够在操作之前配置SPI主机端口基地址寄存器的值，并且主机40能够通过写入SPI主机端口基地址寄存器选择位字段来切换页面从而选择所需的SPI主机端口基址寄存器。
在图3E中，SPI主机端口读预取寄存器140包括提供关于能够由SPI主机端口50执行的预取操作的信息的各个位。SPI主机端口读预取寄存器140包括：
·计数(SPIHP_RDPF.CNT)位字段，其规定用于预取操作的传输计数；以及
·地址(SPIHP)RDPF.ADDR)位字段，其规定用于预取操作的地址目标。在所描绘的实施方案中，SPI主机端口读预取寄存器140保存24位地址和8位传输计数，用于读预取。值得注意的是，在计数位字段规定传输计数N并且SPI主机端口存储器尺寸位字段(由SPI主机端口控制寄存器100支持)规定系统主接口52的传输尺寸M的情况下，系统主接口52能够从连续位置读NxM个字节并且将它们写入SPI主机端口发送缓冲器58。位置可以开始于基地址偏移量位字段(由SPI基地址寄存器130支持)所规定的地址。在一些实现方式中，通过SPI主机端口状态寄存器100所提供的用于主机40的软件流控制会遭遇由于可变的以及可能较大的等待时间引起的读下溢错误的高的可能性，可变的以及可能较大的等待时间会由系统拓扑结构、系统通信量、时钟域交叉和/或其它问题引起。为了最小化(或消除)这些问题，SPI主机端口50能够利用SPI主机端口读预取寄存器140来提供读预取支持。SPI主机端口读预取支持能够为SPI主机端口发送缓冲器58装填主机40想要读的数据。主机40能够初始地写入SPI主机端口读预取寄存器140以通过系统主接口52开始预取操作，然后轮询SPI主机端口状态准备就绪位(或者SPI主机端口状态准备就绪粘滞位)以确定何时从SPI主机端口发送缓冲器58读数据是安全的。
图4A是根据本公开的各方面的能够由SPI执行以使处理器之外的主机能够访问存储器映射资源的示范性的方法200的流程图。在各实现方式中，SPI主机端口50能够实现方法200。在框202中，从处理器之外的主机接收基于SPI存储器命令协议的SPI通信分组。在框204中，SPI通信分组的负载被解释为访问指令。在框206中，基于访问指令来执行访问操作。在方法200之前、期间和之后，能够提供附加的步骤，并且对于方法200的其它实施方案能够替代或消除所描述的一些步骤。
图4B是根据本公开的各方面的能够由处理器之外的主机执行以访问存储器映射资源的示范性的方法210的流程图。在各实现方式中，主机40能够实现方法210。在框210中，接收到SPI主机端口准备就绪信号，指示与主机连接的SPI主机端口是否准备就绪执行访问操作。在框212中，基于SPI存储器命令协议的SPI通信分组被发送到SPI主机端口，其中SPI通信分组的负载包括访问指令。在方法210之前、期间和之后，可以提供附加的步骤，并且对于方法210的其它实施方案可以替代或消除所描述的一些步骤。
在各实现方式中，处理系统10、处理系统10的组件(诸如处理器15、存储器20、SPI主机端口50)、和/或图中的各个电路和/或组件能够实现在相关联的电子设备的板上。板可以是普通电路板，其能够保持电子设备的内部电子系统的各组件，并且进一步提供其它外围设备的连接器。板能够提供电连接，通过该电连接，系统的其它组件能够进行电通信。基于特定的配置需求、处理要求、计算机设计、其它考虑或它们的组合，任何适合的处理器(包含数字信号处理器、微处理器、支持芯片组等)、存储器元件等能够适当地与板耦合。诸如外部存储设备、传感器、用于音频/视频显示器的控制器以及外围设备的其它组件可以作为插入式卡、经由电缆附接到板上，或者集成到板本身中。在各实现方式中，处理系统10、处理系统10的组件和/或图中的各种电路和/或组件可以实现为独立模块(例如，具有被配置为执行具体应用或功能的关联的组件和电路系统的设备)或者实现为电子设备的专用硬件中的插入式模块。注意，本公开的特定实施方案可容易地部分地或者整体地包含在片上系统(SOC)封装中。SOC代表了将计算机或其它电子系统的组件集成到单个芯片中的集成电路。其可以包含数字、模拟、混合信号，并且通常包含射频功能：所有这些都可以提供在单个芯片基板上。其它实施方案可以包含多芯片模块(MCM)，多个单独的IC位于单个电子封装内并且配置为彼此之间通过电子封装密切交互。在其它各个实施方案中，本文描述的各功能可以实现在专用集成电路(ASIC)、现场可编程门阵列(FPGA)、其它半导体芯片或其组合中的一个或多个半导体核(诸如硅核)中。
本文概括的各功能可以通过编码到一个或多个非暂态和/或有形介质中的逻辑(例如，提供在专用集成电路(ASIC)中的嵌入逻辑，作为数字信号处理器(DSP)指令、处理器要执行的软件(可能包含目标码和源码)或其它类似的机器，等等)来实现。在这些示例中的一些示例中，存储器元件能够存储用于本文所描述的操作的数据。这包括能够存储由处理器执行以实施本文所描述的活动的逻辑(例如，软件、代码、处理器指令)的存储器元件。处理器能够执行与实现本文详述的操作的数据相关联的任何类型的指令。在各实现方式中，处理器能够将元素或物品(诸如数据)从一种状态或事物变换成另一状态或事物。在另一实施例中，本文概述的活动可以通过固定逻辑或可编程逻辑(诸如处理器执行的软件/计算机指令)来实现，并且本文标识的要素可以是某类型的可编程处理器(诸如DSP)、可编程数字逻辑(例如，FPGA，可擦除可编程只读存储器(EPROM)、电可擦除可编程ROM(EEPROM))、或包含数字逻辑、软件、代码、电子指令的ASIC、或其任何适合的组合。
注意，上文参考附图论述的活动能应用于任何涉及到信号处理的集成电路，尤其是那些能够执行专门的软件程序或算法的信号处理，其中一些可与处理数字化实时数据相关联。一些实施方案可以涉及到多DSP信号处理、浮点处理、信号/控制处理、固定函数处理、微控制器应用等。在一些背景中，本文论述的特征能够应用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频装备、电流感测、仪器(其可能高度精确)以及其它数字处理系统。而且，上文论述的一些实施方案能够以用于医疗成像、患者监视、医疗仪器和家庭健康护理的数字信号处理技术来提供。这可以包括肺监视器，加速度计，心率监视器，起搏器等。其它应用可以涉及到用于安全系统(例如，稳定控制系统、驾驶员辅助系统、制动系统、信息娱乐与任何类型的内部应用)的汽车技术。此外，动力系系统(例如，在混合与电动车辆中)能够在电池监视、控制系统、报告控制、维护活动等中使用高精度数据转换产品。在其它另外的示例方案中，本公开的教导能够应用于包括帮助驱动生产力、能量效率和可靠性的过程控制系统的工业市场中。在消费者应用中，上述的信号处理电路的教导能够用于图像处理、自动聚焦和图像稳定(例如，用于数字静像照相机、摄像录像机等)。其它消费者应用可以包括用于家庭影院系统、DVD记录仪和高清电视机的音频和视频处理器。还有其它的消费者应用可涉及到先进触摸屏控制器(例如，用于任何类型的便携式媒体设备)。因此，该技术可以容易地作为智能手机、平板设备、安全系统、PC、游戏技术、虚拟现实、模拟训练等的部分。
本文列出的规格、尺寸和关系仅为了示例以及仅为了教导的目的而提供。这些中的每一个可以大幅地改变，而不偏离本公开的精神或随附权利要求书的范围。规格仅适用于非限制实施例，并且因此，它们应当这样解释。在前面的说明中，已经参考特定的处理器和/或组件布置描述了示例性的实施方案。可以对这些实施方案做出各种修改和改变，而不偏离随附权利要求的范围。因此，说明书和附图在示例性而不是限制的含义上考量。
注意，通过本文提供的若干实施例，根据两个、三个、四个、或更多的电子组件描述了相互作用。然而，这仅为了清晰且仅为了示例的目的而做出。应当理解，该系统能够按任何适合的方式进行结合。沿着类似的设计替选项，图中的任何图示的组件、模块、电路和元件可以组合在各种可能的构造中，全部都明确在本说明书的宽泛范围内。在一些情况下，通过仅参考有限数量的处理组件，可能更容易描述给定流程集合的一个以上的功能。应当理解，图的处理组件及其教导易于进行缩放并且能够适应大量的组件以及更加复杂/精细化的布置和配置。因此，提供的实施例不应限制范围或抑制可能应用于许多其它体系结构的处理系统和/或组件的宽泛教导。
此外，注意的是，提到包含在“一个实施方案”、“示例性实施方案”、“实施方案”、“另一实施方案”、“一些实施方案”、“各实施方案”、“其它实施方案”、“替选实施方案”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)旨在表示任何这样的特征包含在本公开的一个或多个实施方案内，但是可以或者可以不一定组合在同一实施方案中。进一步注意，“耦合到…”和“与…耦合”在本文可互换地使用，并且提到一个特征“耦合到另一特征”和“与另一特征耦合”包括任何通信耦合手段、电耦合手段、机械耦合手段、其它耦合手段或者利于本文描述的特征功能和操作诸如安全检查机制的这些手段的组合。
本领域技术人员可以确定若干其它改变、替代、变型例、改动以及修改，并且意在本公开涵盖落入随附权利要求书的范围内的所有这样的改变、替代、变型例、改动以及修改。为了辅助美国专利商标局(USPTO)，以及另外地在该申请中发布的任何专利的任何读者解释随附的权利要求书，申请人希望提请注意的是，申请人：(a)不意在任何随附权利要求书在其递交日时存在时援引35U.S.C.部分112的第六(6)段，除非在特定权利要求中具体使用了用语“用于…的手段”或“用于…的步骤”；以及(b)不意在说明书中的任何陈述以没有反映在随附权利要求书中的任何方式限制本公开。
其它注释，实施例和实现方式
在各实现方式中，提供了一种系统。该系统可以包括用于如下操作的手段：从处理器之外的主机接收基于SPI存储器命令协议的SPI通信分组；将SPI通信分组的负载解释为访问指令；以及基于访问指令来执行访问操作。在这些情况下‘用于…的手段’可以包括(但不限于)使用本文所论述的任何适合的组件，以及任何适合的软件、电路系统、集中器、计算机码、逻辑、算法、硬件、控制器、接口、链路、总线、通信路径等。在各实现方式中，系统包括存储器，存储器包含当执行时使得系统执行本文论述的任何活动的指令。

Claims (20)

1.处理器，包括：
系统互连，其连接到存储器映射资源；以及
串行外围设备接口(SPI)主机端口，其连接到所述系统互连，其中所述SPI主机端口被配置为使用SPI存储器命令协议以便所述处理器之外的主机访问所述处理器的存储器映射资源。
2.如权利要求1所述的处理器，其中所述SPI主机端口包括与所述系统互连连接的系统主接口，其中所述系统主接口被配置为基于从所述处理器之外的所述主机接收到的指令而访问所述系统互连上的所述存储器映射资源。
3.如权利要求1所述的处理器，其中所述SPI主机端口被配置为将从所述主机接收到的SPI通信分组的负载解释为访问指令并且基于所述访问指令来执行访问操作，其中所述SPI通信分组基于所述SPI存储器命令协议。
4.如权利要求1所述的处理器，其中所述SPI主机端口包括SPI主机端口准备就绪线路，当所述SPI主机端口准备就绪执行访问操作时，所述SPI主机端口准备就绪线路用于向所述主机断言SPI主机端口准备就绪信号。
5.如权利要求1所述的处理器，其中所述SPI主机端口包括SPI主机端口状态寄存器，其包含指示所述SPI主机端口何时准备就绪执行访问操作的SPI主机端口状态准备就绪位。
6.如权利要求1所述的处理器，其中所述SPI主机端口状态寄存器包括指示错误状况的错误状况位。
7.如权利要求1所述的处理器，其中所述SPI主机端口包括SPI主机端口中断请求线路，当所述SPI主机端口检测到错误状况时，所述SPI主机端口中断请求线路用于断言SPI主机端口中断请求信号。
8.如权利要求7所述的处理器，进一步包括系统事件控制器，其中所述SPI主机端口中断请求线路连接到所述系统事件控制器。
9.如权利要求7所述的处理器，其中所述SPI主机端口包括SPI主机端口控制寄存器，其包括用于控制所述SPI主机端口中断请求信号的断言的错误状况掩码位。
10.如权利要求1所述的处理器，其中所述SPI主机端口包括SPI主机端口触发器输出线路，当所述SPI主机端口准备就绪执行访问操作时，所述SPI主机端口触发器输出线路用于断言SPI主机端口触发器输出信号。
11.如权利要求10所述的处理器，进一步包括触发器路由单元，其中所述SPI主机端口输出线路连接到触发器路由单元。
12.如权利要求10所述的处理器，其中所述SPI主机端口包括SPI主机端口控制寄存器，其包括用于控制用于断言所述SPI主机端口触发器输出信号的源的触发器模式位。
13.如权利要求1所述的处理器，其中所述SPI存储器命令协议是SPI SRAM/Flash式协议。
14.通过串行外围设备接口(SPI)主机端口执行以利于对处理器的存储器映射资源的访问的方法，所述方法包括：
从所述处理器之外的主机接收基于SPI存储器命令协议的SPI通信分组；
将所述SPI通信分组的负载解释为访问指令；以及
基于所述访问指令来执行访问操作。
15.如权利要求14所述的方法，进一步包括：当所述SPI主机端口准备就绪执行所述访问操作时，向主机断言SPI主机端口准备就绪信号。
16.如权利要求14所述的方法，进一步包括：当所述SPI主机端口准备就绪执行所述访问操作时，断言SPI主机端口状态准备就绪位。
17.如权利要求14所述的方法，进一步包括：当所述SPI主机端口检测到错误状况时，断言SPI主机端口中断请求信号。
18.如权利要求14所述的方法，进一步包括：当所述SPI主机端口准备就绪执行所述访问操作时，断言SPI主机端口触发器输出信号。
19.串行外围设备接口(SPI)，包括：
串行外围设备接口(SPI)主机端口，其配置为将从处理器之外的主机接收到的基于SPI存储器命令协议的SPI通信分组的负载解释为访问指令以及便于所述主机基于所述访问指令来访问所述处理器的存储器映射资源。
20.如权利要求19所述的SPI，其中所述SPI主机端口包括：
SPI主机端口准备就绪线路，当所述SPI主机端口准备就绪执行访问操作时，所述SPI主机端口准备就绪线路用于向所述主机断言SPI主机端口准备就绪信号；以及
SPI主机端口状态寄存器，其包括指示所述SPI主机端口何时准备就绪执行访问操作的SPI主机端口状态准备就绪位。
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