CN101360852B - 单晶硅晶片的制造方法 - Google Patents

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Abstract

本发明提供一种单晶硅晶片的制造方法,是通过切克劳斯基法来提拉单晶硅晶棒,并对自该晶棒切出的晶片进行快速热处理的单晶硅晶片的制造方法,其预先对自该改变提拉速度而提拉而成的上述晶棒切出的晶片,改变热处理温度来进行快速热处理,接着进行氧化膜耐压测定,求出提拉速度及热处理温度和氧化膜耐压测定结果之间的关系,然后基于该关系,以在上述快速热处理后其径向全面可以成为N区域的方式,来决定提拉速度及热处理温度的条件,进行晶棒的提拉及快速热处理来制造硅单晶晶片。由此,可提供一种能效率良好且确实地制造单晶硅晶片的制造方法,能确保在晶片表层具有DZ层,且在晶片的基体区域形成氧析出物。

Description

单晶硅晶片的制造方法
技术领域
本发明是关于一种单晶硅晶片的制造方法,自晶片表面至成为组件主动区域(有源区域(active region))的一定深度,形成有不发生结晶缺陷的DZ层,且晶片内部可形成成为吸气部位(去疵部位(gettering site))的氧析出物。 
背景技术
成为半导体组件材料的硅单晶晶片,一般可通过切克劳斯基法(Czochralski Method,以下亦称CZ法)使硅单晶生长,再将所得到的硅单晶通过施以切断、研磨等步骤而制作。 
如此地以CZ法所育成的硅单晶,当受到热氧化处理(例如1100℃×2小时)时,会生成以环状发生而被称为OSF的氧化诱生层错。除了OSF以外,亦存在有在结晶育成时形成而会对组件性能造成不良影响的微细缺陷(以下亦称原生(Grown-in)缺陷),此亦渐趋明朗化。 
于是,近年例如在日本特开平11-79889号公报和日本特许第3085146号公报中,揭示有用来得到可尽可能地减少这些缺陷的晶片的单晶制造方法。 
图1是表示育成单晶时的提拉速度和缺陷分布的关系的一例。是通过改变单晶育成时的提拉速度V(mm/min),在从硅熔点至1300℃的范围内,来改变其与提拉轴方向的结晶内温度梯度的平均值G(℃/mm)的比亦即V/G的情况。 
一般而言,已知单晶内的温度分布是依存于CZ炉内的构造(以下亦称热区),即使提拉速度改变,其分布也几乎不变。因此,在同一构造的CZ炉的情况下,V/G仅对应提拉速度的变化而变化。亦即,提拉速度V和V/G近似于正比例的关系。所以,图1的纵轴是采用提拉速度V。 
在提拉速度V较为高速的区域中,在结晶直径全部区域,存在被认为是由称作空位(Vacancy,以下亦称Va)的点缺陷也就是由空孔所凝集而成的空隙(void)的COP(结晶起源缺陷(crystal originated particle))、或是被称为FPD(流体图案缺陷(flow pattern defect))的空孔型原生(Grown-in)缺陷,而被称为 V-Rich区域。 
若提拉速度V稍慢于此速度,则自结晶的周边开始,环状地发生OSF,随着提拉速度V的降低,OSF向中心收缩而终至消灭于结晶中心。 
若提拉速度V更慢,则存在着其Va和被称为间隙硅(interstitial silicon,以下亦称I)的间隙型点缺陷,并无过多或过少的中性(Neutral,以下亦称N)区域。此N区域虽有偏向Va或I的情况,但因为在饱和浓度以下,而判断其并不存在如前述COP或FPD般地凝集而成的缺陷、或是以现今的缺陷检验方法无法检验出缺陷的存在。 
此N区域可区分为Va占优势的Nv区域和I占优势的Ni区域。 
若提拉速度V更进一步地减慢,则I变成过饱和,其结果,被认为是凝集I而成的位错环的L/D(large dislocation:间隙位错环的略称,LSEPD、LEPD等)的缺陷,呈低密度地发生,此区域被称为I-Rich区域。 
根据此等情形,在自结晶的中心至径向全局会成为N区域的范围内,一边控制V/G、一边提拉,然后自这样得到的单晶,切出晶片,并通过研磨而得到径向全面成为N区域、且缺陷极少的晶片。 
举例而言,自图1的A-A位置切出的晶片,是如图2(a)所示般,成为全面为Nv区域的晶片。图2(b)表示自图1的B-B位置切出的晶片,其晶片中心部分有Nv区域,其外周部则存在着Ni区域。 
图2(c)表示自图1的C-C位置切出的晶片,可得到晶片的全面由Ni区域构成的晶片。 
晶片表面若出现存在于V-Rich区域或I-Rich区域的原生(Grown-in)缺陷,则由于例如在形成组件的金属氧化物半导体(MOS(Metal OxideSemiconductor))构造时,由于会给予组件特性不良影响,例如使氧化膜的耐压低下等,因此期望在晶片表层不存在这样的缺陷。 
图3模式地表现出V/G和Va浓度及I浓度的关系,此关系称为Voronkov理论,表示空孔区域和间隙硅区域(晶格间硅区域)的界限是依V/G而决定。 
更详细而言,当V/G在临界点(V/G)c以上,则形成Va占优势的区域,当在临界点以下则形成I占优势的区域。也即,(V/G)c表示Va和I成为相同浓度的V/G值。 
图3中的I-Rich区域,由于V/G在(V/G)i以下、间隙硅型点缺陷I在饱和浓度Ci以上,所以是发生间隙硅型点缺陷的凝集体也即L/D的原生缺陷的区域。 
V-Rich区域,由于V/G在(V/G)v以上、空孔Va在饱和浓度Cv以上,所以是发生空孔的凝集体也即COP等的原生缺陷的区域。 
所谓N区域,是表示不存在空孔的凝集体或间隙硅型点缺陷的凝集体的中性区域((V/G)i~(V/G)osf)。 
而且,通常邻接于此N区域而存在有OSF区域((V/G)osf~(V/G)v)。 
然而,硅晶片通常以过饱和状态含有7~10×1017atoms/cm3(使用日本电子工业振兴协会(JEIDA)所规定的换算系数)左右的氧。 
因此,若对这样的硅晶片在组件工序(device process)等施以热处理,则硅晶片内过饱和的氧,会作为氧析出物而析出。这样的氧析出物称为基体微缺陷(BMD(bulk micro defect))。 
此BMD若发生于晶片内的组件主动区域(有源区域),则会对组件特性造成接面漏电流(junction leakage)等的不良影响而成为问题,但是,另一方面,此BMD若存在于组件主动区域以外的基体(bulk)中,则可发挥作为用以捕捉在组件工序中混入的金属杂质的吸气(去疵)部位的机能,因而有其效果。 
因此,在硅晶片的制造中,在晶片的基体(bulk)中形成BMD,同时组件主动区域也即晶片表面附近必须维持不存在BMD或原生缺陷等的无缺陷区域(denuted zone,以下称为DZ层)。 
近年,作为硅晶片的制造方法,揭示一种将硅晶片进行RTP(rapid thermalprocess)处理的方法(快速热处理),其系设计成:在硅晶片的出货阶段虽然未于晶片内部发生BMD,但其后通过进行组件工序等的热处理,而可将组件主动区域也即晶片表面附近维持于无BMD的DZ层,而在比组件主动区域深的基体中,则形成有BMD而具有吸气能力(例如可参照日本特开2001-203210号公报、美国USP 5401669号公报、日本特表2001-503009号公报)。 
此所谓RTP处理,是一种热处理方法,其特征在于:在N2或NH3等的氮化物形成环境、或是这些气体与Ar、H2等非氮化物形成气氛的混合气体环境中,将硅晶片以例如50℃/秒这样的升温速度从室温开始快速升温,在1200℃左右的温度,加热保持约数十秒后,以例如50℃/秒这样的降温速度 快速冷却。 
如此的经RTP处理的硅晶片,可进行其后的氧析出热处理等的热处理,而使BMD发生。已知此BMD的深度方向中的浓度分布,是根据在RTP处理中的处理条件而变化。作为其一例,关于在Ar单一气氛中进行的硅晶片和在N2/Ar混合气氛中进行的硅晶片,其于氧析出热处理后形成的BMD的深度方向的浓度分布的概略图,分别表示于图4及图5。 
此处,简单地说明在RTP处理后通过进行氧析出热处理而形成BMD的机制。 
首先,在RTP处理,例如在N2气氛中,于1200℃的高温保持中,自晶片表面发生Va的注入,于1200℃至700℃的温度范围中,以例如50℃/秒的降温速度冷却时,产生由于Va的扩散所致的再分布和Va与I的再结合所致的消灭。其结果,Va于基体中变成不均匀分布的状态。 
对于此种状态的晶片,例如通过施以氧析出热处理,氧析出物在高Va浓度的区域中团簇化,团簇化的氧析出物生长而形成BMD。如此,若对RTP处理后的硅晶片施以氧析出热处理,则依照在RTP处理所形成的Va的浓度分布(concentration profile),而形成分布于晶片深度方向的BMD。 
所以,例如通过控制RTP处理的气氛或最高温度、保持时间等条件来进行,在硅晶片形成所期望的Va浓度分布,其后通过对所得到的硅晶片进行氧析出热处理,而可制造出具有所期望的DZ层厚度及深度方向的BMD分布的硅晶片。 
通过以这样的RTP处理而新注入Va,可得到所期望的DZ层的厚度和BMD分布,因此是有效的。然而,由于在RTP处理中的热处理时间是极短的时间,若在成为材料的硅晶片存在有COP或L/D般的原生(Grown-in)缺陷的情况下,将无法使这些缺陷充分地消灭。 
其结果,RTP处理具有原生缺陷的硅晶片的情况下,虽可确保自表面至某深度为止是不发生BMD的区域,但关于原生缺陷,则即使表面的极浅区域可利用RTP处理使其消灭,较深区域却仍然是存在原生缺陷的状态,而无法使全体组件主动区域无缺陷。因此,此处理有着使组件特性低下的不良之处。 
于是,例如在日本特开2001-203210号公报中,提出有一种方法,是将自不存在Va和I的凝集体的N区域的单晶切出,以使其径向全面由N区域所构成的晶片来作为硅晶片,而以RTP处理该晶片的方法。若使用全面为N区域结晶的晶片,则在RTP处理后应该可得到其表层无缺陷且基体具有BMD的所期望的晶片。可是,即使是如此地使用其径向全面由N区域所构成的晶片来作为材料,在RTP处理之后的晶片,也会有组件特性低下的状况。 
发明内容
本发明是鉴于这样的问题点而开发出来,其目的是提供一种能效率良好而确实地制造单晶硅晶片的制造方法,该制造方法系确保在晶片表层区域有充分厚度的DZ层,同时在晶片的基体区域内能形成作为吸气部位而发挥机能的氧析出物。 
为了解决上述课题,本发明提供一种单晶硅晶片的制造方法,是通过切克劳斯基法来提拉单晶硅晶棒,并对自该单晶硅晶棒切出的晶片进行快速热处理的单晶硅晶片的制造方法,其特征为:预先对自改变提拉速度而提拉而成的上述单晶硅晶棒切出的晶片,改变热处理温度来进行快速热处理,在该快速热处理后进行氧化膜耐压测定,求出上述提拉速度及上述热处理温度和上述氧化膜耐压测定结果之间的关系,然后基于该关系,以在上述热处理后其径向全面成为N区域的方式,来决定育成上述单晶硅晶棒时的提拉速度及在上述快速热处理中的热处理温度的条件,进行上述单晶硅晶棒的提拉及上述快速热处理,来制造硅单晶晶片。 
如此,首先,作为预备试验,对自改变提拉速度而通过切克劳斯基法提拉而成的单晶硅晶棒切出的晶片,改变热处理温度来进行快速热处理,之后,进行氧化膜耐压测定,求出上述提拉速度及上述热处理温度和上述氧化膜耐压测定结果之间的关系。然后,基于该关系,以在上述热处理后其径向全面可以成为N区域的方式,来决定育成单晶硅晶棒时的提拉速度及在上述快速热处理中的热处理温度的条件,进行上述单晶硅晶棒的提拉及上述快速热处理,来制造硅单晶晶片,由此,可防止下述现象:即使自晶棒切出的晶片存在着Nv区域,其与在快速热处理中被新注入的空孔的总和,会达到饱和浓度以上,空孔发生凝集而形成空孔型原生(Grown-in)缺陷。因此,可扩展作为材料而自晶棒切出的范围,并能提升成品率、生产性。而且,能效率良好且确实地制造出高质量的晶片,其于晶片的表层能确保有DZ层、防止如氧化膜耐压特性这样的组件特性的低下,同时通过氧析出热处理而在基体区域内充分地形成BMD。 
此时,优选为将上述单晶硅晶棒,以使其径向全面可成为Ni区域的提拉速度来进行提拉。 
如此,若将上述单晶硅晶棒,以使其径向全面可成为Ni区域的提拉速度进行提拉,则自晶棒切出的快速热处理前的晶片,其径向全面成为Ni区域,此时,因为在快速热处理中的热处理温度为高温,即使注入空孔也极难发生空孔的凝集,故可简单地设定快速热处理的条件,并可效率良好地制造出高质量的单晶硅晶片。 
又,提拉上述单晶硅晶棒时,优选掺杂1×1011~1×1015atoms/cm3浓度的氮及/或1×1016~1×1017atoms/cm3浓度的碳。 
如此,通过以1×1011atoms/cm3以上的浓度来掺杂氮,而可扩大提拉单晶硅晶棒时的N区域,使促进氧析出的效果显著。而且,通过设成1×1015atoms/cm3以下的浓度,不会妨碍硅的单晶化,而能防止制造结晶的成本增加。 
又,通过以1×1016atoms/cm3以上的浓度来掺杂碳,而可有效地促进氧析出,而且可将碳本身作为吸气部位(去疵部位)。此时,若设为1×1017atoms/cm3以下的浓度,则可防止碳所导致的晶片寿命低下。 
进而,在提拉上述单晶硅晶棒时,优选掺杂8ppm以上15ppm以下的浓度的氧。 
如此,在提拉上述单晶硅晶棒时,若掺杂8ppm以上的浓度的氧,则通过快速处理后的氧析出热处理,而在空孔浓度比较低的晶片的表层区域,形成充分厚度的DZ层,同时也可在空孔浓度高的晶片的基体区域,有效地形成氧析出物。又,若设为15ppm以下,则在晶片的表层区域能充分地确保具有DZ层,在基体部也充分地形成析出物而具有强力的吸气效果,同时也不会形成超出需要的析出物。因此,可制造具备吸气能力、不会使组件特性低下的高质量的晶片。 
而且,优选在非氧化性气氛下进行上述快速热处理。 
如此,本发明的硅晶片的制造方法,优选在非氧化性气氛下进行上述快 速热处理,例如,作为环境气体,可使用N2、NH3、NO、N2O、N2O2等来作成氮化物形成气氛。又,例如也可使用H2、Ar、He等来作成非氮化物形成气氛。进而,也可在混合这些氮化物形成气氛及非氮化物形成气氛而成的气氛下进行。 
又,在上述快速热处理中,优选将热处理温度设为1100℃以上1300℃以下。 
如此,在上述快速热处理中,若将热处理温度设为1100℃以上,则能作成可充分得到氧析出物的单晶硅晶片。而且,通过将上述热处理温度设为1300℃以下,可容易地对晶片面均匀加热,使热应力所导致的滑动(slip)难以发生。又,金属污染也难以发生。 
若是本发明这样的单晶硅晶片的制造方法,因为可扩展能自晶棒切出的范围,而可提升成品率和生产性。而且,可效率良好且确实地制造出高质量的晶片,确保于氧析出热处理后在表层具有充分的DZ层,进而在基体区域内能充分形成氧析出物。 
附图说明
图1是表示育成单晶硅晶棒时的提拉速度与缺陷分布的关系的一例的概略说明图。 
图2是表示将单晶硅晶棒沿半径方向切出的晶片的面内缺陷分布的概略图。 
图3是表示V/G和Va浓度及I浓度的关系的概略说明图。 
图4是表示在氧析出热处理后所形成的BMD的深度方向中的浓度分布的一例的概略图(RTP的环境:Ar单一气体)。 
图5是表示在氧析出热处理后所形成的BMD的深度方向中的浓度分布的另一例的概略图(RTP的环境:N2/Ar混合气体)。 
图6是表示RTP处理前和RTP处理后的V/G和Va浓度及I浓度的关系的概略说明图。 
图7是表示空孔浓度和析出热处理后的BMD的关系的图。 
图8是表示快速热处理的热处理温度和提拉速度和氧化膜耐压的关系的图。 
图9是表示比较例的氧化膜耐压测定结果的面内缺陷分布的概略图。 
具体实施方式
以下说明关于本发明的实施方式,但本发明不受其限制。 
作为能在表层区域具有DZ层,又,在基体区域具有BMD而具备吸气(去疵(gettering))能力的晶片的制造方法,以往,例如有一种RTP处理晶片的方法,该晶片是自没有Va或I的凝集体存在的单晶晶棒的N区域切出,以使其径向全面为N区域。然而,像这样,即使准备其内部不含原生缺陷的N区域的硅晶片来作为材料,在RTP处理后测定氧化膜耐压时,也会有该氧化膜耐压低下的问题。 
本发明者关于晶片的RTP处理专注进行研究的结果,发现上述般的RTP处理后的氧化膜耐压的低下,容易发生在将含Nv区域的硅单晶晶片作为材料时。而且,进一步重复探讨时,发现在Nv区域中,又以靠近OSF区域的部分也即虽未发生Va的凝集但Va浓度比较高的区域,显著发生上述氧化膜耐压的低下的情形,而完成本发明。 
以下,参照图示具体地说明本发明。 
首先,叙述即使使用其径向全面为N区域的硅晶片也会在快速热处理后发生氧化膜耐压低下的原因。此原因虽然尚不明确,发明者认为上述般的氧化膜耐压低下是由以下所述般的机制而产生。 
图6是用以说明上述机制的图,是表示于RTP处理前和处理后的晶片中的缺陷区域的变迁的概略说明图。另外,于此机制的说明中,因为基本上与OSF区域并无关系,为求简单,故没有记载OSF区域。 
如图6所示,于快速热处理前,若将硅晶片的空孔浓度设为Cv1、间隙硅型点缺陷浓度设为Ci1,将各自的饱和浓度设为Cv、Ci,则在Cv1和Cv、Ci1和Ci的交点的V/G值(V/G)v、(V/G)i,分别成为V-Rich区域和N区域、N区域和I-Rich区域的界限。又,将Nv区域和Ni区域的界限设为临界值(V/G)c。 
进而,将(V/G)vRTP、(V/G)cRTP,作为于RTP后的V-Rich区域和N区域、Nv区域和Ni区域的界限。 
此处,若将RTP处理后通过RTP处理而被注入的空孔浓度设为Cv2,则 因为I和Va成对而消灭,快速热处理后的硅晶片中的空孔浓度净值Cve,以 
Cve=Cv1-Ci1+Cv2 
求得。 
所以,RTP处理后的空孔浓度,在Nv区域(Ci1可近似于0)仅增加了Cv2;在Ni区域(Cv1可近似于0)则为自利用RTP处理而被注入的空孔浓度Cv2中扣除原先即存在的I浓度Ci1而得的空孔浓度。 
因此,在RTP前,Nv区域之中(Nv区域(RTP前)),V/G为(V/G)vRTP以上的区域的晶片,可认为因为通过RTP处理而使空孔型缺陷浓度净值变成饱和浓度Cv以上,而发生空孔的凝集并形成空孔型缺陷,变成V-Rich区域(V-Rich区域(RTP后))。 
根据这样的现象,可理解到在Nv区域(RTP前)之中,靠近OSF区域的部分也即虽未发生Va的凝集但Va浓度比较高的区域,于RTP处理后,上述氧化膜耐压显著低下的理由,其原因为:因为在该区域,存在于快速热处理前的硅晶片中的空孔浓度Cv1高,其快速热处理前的空孔浓度的过饱和度,相较于靠近Ni区域(RTP前)的Nv区域(RTP前)为高,导致由于RTP而被注入空孔,而使点缺陷的凝集更容易发生。 
另一方面,在RTP处理前即为I-Rich区域(RTP前)和Ni区域(RTP前)的区域,原本即存在着浓度为Ci1的I。在此状态下,若通过RTP处理而被注入浓度为Cv2的Va,则I和Va会成对而消灭,而残存多余的点缺陷。 
而且,与对几乎不存在空孔而其全面(整个面)为Ni区域(RTP前)的晶片施以析出热处理的情况相比,在对晶片在进行RTP处理后同样地进行析出热处理的情况,由于会发生更高密度的BMD,故可认为RTP处理后的晶片,其空孔较占优势。 
由此推论,因为Ni区域(RTP前)的I浓度Ci1,被认为比利用RTP而被注入的Va浓度Cv2低,故认为在RTP前为Ni区域(RTP前)的部分,在RTP后变成Nv区域(RTP后)(也即(V/G)cRTP~(V/G)vRTP)。综合这些现象判断,可认为:空孔区域和间隙硅区域的界限,在RTP前为(V/G)c,但在RTP处理后,则偏移至(V/G)cRTP的位置。 
又,根据图6,可认为:原为I-Rich区域(RTP前)的区域,在RTP后则以(V/G)cRTP为界限值,较其大的V/G为Nv区域(RTP后),而在其以下 的V/G则为Ni区域(RTP后)。 
不过,这只是单纯就空孔浓度净值和间隙硅浓度为饱和浓度以下的点来判断的结果,实际上在RTP前为I-Rich区域也就是I-Rich区域(RTP前),在自晶棒切出而在RTP处理前的晶片的阶段,已经发生I的凝集而形成有缺陷。此缺陷如上述般,被认为是因为在RTP处理中几乎没有被消灭,故在RTP后也同样为缺陷发生区域。 
所以,优选是将不含I-Rich区域(RTP前)的晶片作为RTP处理的材料。 
如上述般,判明了下述事项:由于RTP而被注入空孔、偏移了缺陷分布,故即使将其全面为N区域的结晶进行RTP,在RTP后仍会发生COP等的原生缺陷而使耐压劣化。所以,为了确实地得到在RTP后其全面真的是N区域的硅晶片,而有必要考虑此RTP所导致的偏移来进行制造。 
另外,此处参照图7,针对空孔浓度和析出热处理后的BMD的关系进行说明。 
在RTP处理后施以氧析出热处理的情况下所发生的BMD密度,一般认为其虽然会随着Va浓度的增加而一起增加,但在某一值(例如Cv3)以上则BMD达到饱和。 
另一方面,一般认为Va的饱和浓度Cv比Cv3高。 
由此,通过将利用上述算式求得的RTP处理后的空孔浓度净值(Cve),控制在使空孔的凝集不会发生的程度而够低,但是具有够高的空孔浓度(Cv3以上)来形成将成为形成BMD时的核的氧析出物团簇,而可不发生空孔型缺陷、且在基体区域充分地形成具有吸气(去疵)功效的BMD。 
考虑以上般的机制,作为单晶硅晶片的制造方法,本发明最初通过进行以下般的预备试验,而求出单晶硅晶棒的提拉速度及快速热处理中的热处理温度和氧化膜耐压测定的结果的关系。另外,本发明的制造方法可使用和以往同样的提拉装置和快速热处理装置来进行。 
首先,一边改变提拉速度、一边通过切克劳斯基法来提拉单晶硅晶棒。如此,通过使提拉速度变化来控制V/G,使其变化,而可得到具有各式各样的缺陷区域的单晶硅晶棒。 
然后,自这样的晶棒切出晶片,作为预备试验用的样品晶片。当然,这些样品晶片成为具有各式各样的缺陷区域的晶片。 
另外,在提拉上述单晶硅晶棒时,可掺杂1×1011~1×1015atoms/cm3 浓度的氮。若在这样的浓度范围内掺杂氮,则可不妨碍硅的单晶化,且可显著地扩大提拉晶棒时的N区域、和有效地促进氧析出。 
或者,可以1×1016~1×1017atoms/cm3的浓度掺杂碳。通过以这样的浓度范围掺杂碳,而可使晶片不发生寿命的低下、有效地促进氧析出,而且,可将碳本身作为吸气部位(去疵部位)。 
进而,自上述单晶硅晶棒切出的晶片的氧浓度,若设为8ppm以上15ppm以下,则可确保在晶片表层区域具有充分厚度的DZ层,同时在氧析出热处理后,在基体区域有效地形成氧析出物。因此,能作成一种使氧化膜耐压等组件特性不低下,并具有充分的吸气能力的高质量的晶片。 
接着,对于如此的样品晶片,改变热处理温度而施以快速热处理。 
于此时的快速热处理中的环境,优选为非氧化性环境,例如可使用N2、NH3、NO、N2O、N2O2等的氮化物形成该环境。或是,使用H2、Ar、He等、或将这些气体混合的环境也可,只要是非氧化性环境则无特别限定。 
进而,于此快速热处理中的热处理温度,例如,优选设为1100℃以上、1300℃以下。通过设为1100℃以上,于其后的氧析出热处理之际,可在晶片、特别是晶片的基体区域内,充分地形成氧析出物。又,通过设为1300℃以下,可对整个晶片面均匀地加热,能有效地防止热应力所致的滑动(slip)发生。又,若为这样的温度范围,可抑制对晶片的金属污染。 
通过改变热处理温度而施以上述般的快速热处理,可得到被施以不同热处理条件的样品晶片。 
于这样的快速热处理步骤之后,对所得到的各样品晶片进行氧化膜耐压的测定。然后,求出所得的氧化膜耐压测定结果和晶棒的提拉速度及快速热处理中的热处理温度的关系。例如,可以针对氧化膜的本征失效模式也就是C模式的良品率,设置某一定的基准,求出能判别下述两者的关系:达到该基准的情况下的样品晶片的提拉速度及热处理温度的条件、和与其相反而未达到基准的情况下的条件。这只要能依照目的而判断出上述提拉速度、热处理温度、氧化膜耐压测定的结果的关系即可,其形式并不受限定。 
基于这样求得的上述关系,决定能于快速热处理后其径向全面可成为N区域的提拉速度及热处理温度的条件,进而,按照该提拉速度及热处理温度 的条件,重新施行单晶硅晶棒的提拉及对自晶棒切出的晶片的快速热处理,来制造单晶硅晶片。 
通过以上的制造方法,即使由于RTP而被注入空孔、缺陷分布偏移,仍能确实地制造出在快速热处理后其径向全面成为N区域的硅晶片。例如,于自晶棒切出的晶片中存在有Nv区域,而该Nv区域是原先存在于晶片中的空孔和在快速热处理中被新注入的空孔的总和可能达饱和浓度以上的区域,即使这样,也可根据上述关系,求出使其不会达到饱和浓度以上而会停留在N区域(也即在图6中,不是V-Rich区域(RTP后),而可作成是在Nv区域(RTP后))的热处理温度来进行制造。如此,即使快速热处理前的晶片为Nv区域的晶片,也可预先防止空孔凝集而变成空孔型的原生(Grown-in)缺陷,因此可使用Nv区域的晶片来作为材料。其结果,因为可扩展自晶棒切出而能作为材料者的范围,且能确实地抑制氧化膜耐压特性这样的组件特性的低下,故能提升成品率和生产性、并效率良好地制造高质量的单晶硅晶片。进而,施以氧析出热处理时,可作成能在表层区域充分地形成DZ层、在基体区域充分地形成BMD的优良的单晶硅晶片。 
特别是,在提拉晶棒时,只要以使其径向全面成为Ni区域的提拉速度来提拉即可。此时,自晶棒切出的硅晶片,因为其全面会变成Ni区域、使快速热处理前的空孔不存在(也即可将Cv1视为0),而仅存在间隙硅型点缺陷,故快速热处理后的空孔浓度Cve,根据Cv1=0,而以下述公式求得。 
Cve=Cv2-Ci1 
反复进行实验而详细探讨的结果,本发明者发现在这个情况下,Cve即使将快速热处理的保持温度设为例如1270℃,也不会达到过饱和。所以,因为在使用其径向全面为Ni区域的晶片来作为材料的情况下,只要以可以得到所期望的BMD的方式来设定快速热处理中的条件即可,故能极有效率且简单地得到高质量的硅晶片。 
如此,在本发明中,求出快速热处理的热处理温度(最高保持温度)和提拉速度和氧化膜耐压的关系的一例,是如图8所示。提拉速度和缺陷分布的关系则与图1相同。 
在图8中,氧化膜的本征失效模式也即C模式的良品率高于96%者以○、高于93%而在96%以下者以△、93%以下以×表示。 
根据图8可清楚明白,提拉速度为0.56mm/min以下的情况、也即其径向全面为Ni区域的晶片的情况下,任一者的氧化膜的信赖性均良好,而与快速热处理的热处理温度无关。 
提拉速度为0.57以上0.59mm/min以下的情况也即Nv区域存在于晶片的情况下,可知即使晶片全面为N区域,提拉速度越大,快速热处理的保持温度在更低温处,其氧化膜的信赖性开始低下。 
这是因为:如同前述,提拉速度越大便是在Nv区域中越靠近OSF区域的部分,而在这个区域,存在于快速热处理前的硅晶片中的空孔浓度高,快速热处理后的空孔浓度净值(实质的空孔浓度)的过饱和度,高于靠近Ni区域的Nv区域的部分,点缺陷凝集而容易形成缺陷的缘故。又,因为快速热处理的最高温度越高,被注入的空孔浓度就越高,根据同样的理由而可理解为,这是因为点缺陷的凝集更容易发生的缘故。 
如此,图8预先求出上述三者的关系,基于此关系,若以快速热处理后的径向全面可成为N区域的方式,决定提拉温度及热处理温度,来进行单晶硅晶片的制造,则可确实地得到所期望的硅晶片。具体而言,以于图8为○的条件来提拉晶棒,并对切出的晶片,以可使结果成为○的条件,来施以快速热处理。其结果,在对各晶片进行氧化膜耐压的测定时,任一者的上述良品率均比96%为高,而可得到○的结果。 
然后,进而对这样的快速热处理后的晶片施以氧析出热处理时,可得到一种良好的晶片,在表层具有DZ层、在基体区域形成有BMD、且具备充分的吸气能力。 
如以上所述,如本发明的单晶硅晶片的制造方法,若首先进行上述那样的预备试验,然后求出提拉速度及热处理温度和氧化膜耐压的测定结果的关系,再基于该关系来进行制造,则可效率良好、成品率高地制造出即使施以快速热处理后也不会使氧化膜耐压特性低下的高质量单晶硅晶片。 
而且,在此晶片内部,通过上述快速热处理而形成良好的氧析出物分布,而能作出可通过氧析出热处理或之后的组件步骤等的热处理,在晶片表层领域维持DZ层,同时在基体领域形成BMD,并具有高吸气能力的晶片。 
实施例 
以下通过实施例及比较例详细地说明本发明,但本发明不受其限定。 
比较例 
使用与以往所使用者同样的单晶提拉装置,一边控制使直径成为210mm、一边将提拉速度设为0.57mm/min来进行单晶硅晶片的育成,然后自该晶棒沿半径方向切出晶片,并进行晶片加工。 
另外,于提拉晶棒时,以1×1011atoms/cm3的浓度来掺杂氮。又,切出的晶片的氧浓度为12ppm(JEIDA)。 
使用市售的快速热处理装置(Steag公司制造的AST-2800),于NH3流量为0.5L/min和Ar流量为4L/min的混合气氛中,使晶片以50℃/秒的升温速度自室温快速升温,在1200℃保持10秒后,以50℃/秒的降温速度快速冷却。而且,之后于晶片表面形成厚25nm的栅极氧化膜后,测定氧化膜耐压。 
将比较例的氧化膜耐压测定的结果,表示于图9。如同图9所示,在晶片的中心部,氧化膜耐压低下。Nv区域和Ni区域混合存在于此晶片,Nv区域是自晶片中心算起半径70mm的同心圆内的范围,而其外侧则为Ni区域。根据图9可了解到,氧化膜耐压的低下是发生在自晶片中心算起30~40mm左右的范围,不是Nv区域全体,而仅发生于Nv区域的中心部。 
此晶片是自单晶硅晶棒的半径方向切出的晶片,在晶片面内,晶棒的提拉速度V是同样的。然而,在自硅熔点至1300℃的温度范围中的提拉轴方向的结晶内温度梯度的平均值G(℃/mm),其在晶棒的中心的数值小,而朝周边变大。因此,即使提拉速度相同,V/G越靠近晶片中心部越大,而越靠近晶片中心,即使仍在Nv区域之中,也是越靠近OSF区域的区域。如此,比较例的晶片的Nv区域的中心区域,虽然在晶棒的阶段没有发生Va的凝集,但其为靠近OSF区域的部分,在快速热处理前存在于硅晶片中的空孔浓度高,而在快速热处理后的空孔浓度净值(实质的空孔浓度)的过饱和度,高于靠近Ni区域的Nv区域(也即晶片的Nv区域的外周附近),空孔容易凝集、容易发生缺陷。也即,即使采用其全面为N区域的晶片来进行RTP处理,在晶片中心也会产生耐压不良的区域。 
实施例 
接着,使用与在比较例中所使用者同样的单晶提拉装置,如同下述般进行预备试验。一边控制使直径成为210mm、一边使提拉速度自0.7mm/min连续降低至0.5mm/min来进行单晶硅晶片的育成。此情况下的与提拉轴平行的剖面的缺陷分布,是如同图1所示。然后,自该晶棒沿半径方向切出晶片,并进行晶片加工。 
在切出的晶片之中,以下表示具有代表性的缺陷发生部位的晶片。 
在此单晶晶棒中,自图1的A-A位置切出的晶片,是如图2(a)所示般成为其全面(整个面)为Nv区域的晶片(以下称为Nv晶片)。又,图2(b)表示自图1的B-B位置切出的晶片,是在晶片中心部具有Nv区域,而在该Nv区域周围的晶片外周部则由Ni区域所构成的晶片(以下称NvNi混合存在晶片)。然后,图2(c)表示自图1的C-C位置切出的晶片,得到了其晶片全面由Ni区域所构成的晶片(以下称Ni晶片)。 
另外,与比较例同样,当提拉晶棒时,以1×1011atoms/cm3的浓度来掺杂氮。又,切出的晶片的氧浓度为12ppm(JEIDA)。 
将这些自A-A、B-B、C-C位置切出的晶片,使用与比较例同样的快速热处理装置,于NH3流量为0.5L/min和Ar流量为4L/min的混合气氛中,以50℃/秒的升温速度自室温快速升温,并根据预先求出的快速热处理的热处理温度、提拉速度、及氧化膜耐压的关系,对于自A-A、B-B、C-C位置切出的晶片,以使其在RTP处理后也会成为N区域的方式,分别决定最高温度为1150℃、1170℃、1200℃,并保持这些温度10秒后,以50℃/秒的降温速度快速冷却。而且,之后于晶片表面形成厚25nm的栅极氧化膜后,测定氧化膜耐压。其结果,包括其全面为Nv的A-A位置的晶片在内,全部晶片的氧化膜耐压结果为○。 
另外,本发明并未被限定于上述实施方式。上述实施方式为例示,只要是具有与被记载于本发明的权利要求中的技术思想实质上相同的构成、能得到同样的作用效果者,不论为何者,皆被包含在本发明的技术范围内。 

Claims (11)

1.一种单晶硅晶片的制造方法,通过切克劳斯基法提拉单晶硅晶棒,并对自该单晶硅晶棒切出的晶片进行快速热处理,其特征为:
预先对自改变提拉速度提拉而成的上述单晶硅晶棒切出的晶片,改变热处理温度进行快速热处理,在该快速热处理后进行氧化膜耐压测定,求出上述提拉速度及上述热处理温度和上述氧化膜耐压测定结果之间的关系,然后基于该关系,以在上述快速热处理后其径向全面成为空孔型点缺陷的空位和间隙型点缺陷的间隙硅并无过多或过少的N区域的方式,来决定育成上述单晶硅晶棒时的提拉速度及在上述快速热处理中的热处理温度的条件,进行上述单晶硅晶棒的提拉及上述快速热处理,来制造硅单晶晶片。
2.如权利要求1所述的单晶硅晶片的制造方法,其中,将上述单晶硅晶棒,以使其径向全面成为N区域中的间隙硅占优势的Ni区域的提拉速度来进行提拉。
3.如权利要求1所述的单晶硅晶片的制造方法,其中,提拉上述单晶硅晶棒时,掺杂1×1011~1×1015atoms/cm3浓度的氮及/或1×1016~1×1017atoms/cm3浓度的碳。
4.如权利要求2所述的单晶硅晶片的制造方法,其中,提拉上述单晶硅晶棒时,掺杂1×1011~1×1015atoms/cm3浓度的氮及/或1×1016~1×1017atoms/cm3浓度的碳。
5.如权利要求1所述的单晶硅晶片的制造方法,其中,在提拉上述单晶硅晶棒时,掺杂8ppm以上15ppm以下的浓度的氧。
6.如权利要求2所述的单晶硅晶片的制造方法,其中,在提拉上述单晶硅晶棒时,掺杂8ppm以上15ppm以下的浓度的氧。
7.如权利要求3所述的单晶硅晶片的制造方法,其中,在提拉上述单晶硅晶棒时,掺杂8ppm以上15ppm以下的浓度的氧。
8.如权利要求4所述的单晶硅晶片的制造方法,其中,在提拉上述单晶硅晶棒时,掺杂8ppm以上15ppm以下的浓度的氧。
9.如权利要求1~8中任一项所述的单晶硅晶片的制造方法,其中,在非氧化性环境下进行上述快速热处理。
10.如权利要求1~8中任一项所述的单晶硅晶片的制造方法,其中,在上述快速热处理中,将热处理温度设为1100℃以上1300℃以下。
11.如权利要求9所述的单晶硅晶片的制造方法,其中,在上述快速热处理中,将热处理温度设为1100℃以上1300℃以下。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5151628B2 (ja) * 2008-04-02 2013-02-27 信越半導体株式会社 シリコン単結晶ウエーハ、シリコン単結晶の製造方法および半導体デバイス
CN102396055B (zh) 2009-04-13 2014-09-03 信越半导体股份有限公司 退火晶片、退火晶片的制造方法以及器件的制造方法
KR101218664B1 (ko) * 2009-05-26 2013-01-04 주식회사 엘지실트론 탄소가 도핑된 반도체 단결정 잉곳 및 그 제조 방법
JP5381558B2 (ja) * 2009-09-28 2014-01-08 株式会社Sumco シリコン単結晶の引上げ方法
CN108441940A (zh) 2013-01-08 2018-08-24 Lg矽得荣株式会社 硅单晶晶片、其制造方法以及检测缺陷的方法
US9777394B2 (en) 2013-02-22 2017-10-03 Shin-Etsu Handotai Co., Ltd. Method of producing silicon single crystal ingot
DE102014114683B4 (de) * 2014-10-09 2016-08-04 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-wafers mit einer niedrigen konzentration von interstitiellem sauerstoff
CN105316767B (zh) * 2015-06-04 2019-09-24 上海超硅半导体有限公司 超大规模集成电路用硅片及其制造方法、应用
JP6897598B2 (ja) * 2018-02-16 2021-06-30 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
US11435435B2 (en) 2018-03-27 2022-09-06 Smart Radar System, Inc. Radar device
JP7207204B2 (ja) * 2019-07-02 2023-01-18 信越半導体株式会社 炭素ドープシリコン単結晶ウェーハの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1170405A1 (en) * 1999-11-12 2002-01-09 Shin-Etsu Handotai Co., Ltd Silicon single crystal wafer and production method thereof and soi wafer
CN1345986A (zh) * 2000-09-29 2002-04-24 三星电子株式会社 具有受控缺陷分布的硅晶片、其制法及丘克拉斯基提拉机
CN1356720A (zh) * 2000-11-28 2002-07-03 三菱麻铁里亚尔硅材料株式会社 硅片的制造方法和硅片
WO2005053010A1 (ja) * 2003-11-26 2005-06-09 Shin-Etsu Handotai Co., Ltd. アニールウエーハ及びアニールウエーハの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401669A (en) * 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
CN1280455C (zh) * 1997-04-09 2006-10-18 Memc电子材料有限公司 低缺陷浓度的硅
MY135749A (en) * 1997-04-09 2008-06-30 Memc Electronic Materials Process for producing low defect density, ideal oxygen precipitating silicon
JPH1179889A (ja) * 1997-07-09 1999-03-23 Shin Etsu Handotai Co Ltd 結晶欠陥が少ないシリコン単結晶の製造方法、製造装置並びにこの方法、装置で製造されたシリコン単結晶とシリコンウエーハ
US6077343A (en) * 1998-06-04 2000-06-20 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer having few defects wherein nitrogen is doped and a method for producing it
JP3692812B2 (ja) * 1998-06-04 2005-09-07 信越半導体株式会社 窒素ドープした低欠陥シリコン単結晶ウエーハおよびその製造方法
KR100378184B1 (ko) * 1999-11-13 2003-03-29 삼성전자주식회사 제어된 결함 분포를 갖는 실리콘 웨이퍼, 그의 제조공정및 단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러
JP2001240496A (ja) * 2000-02-29 2001-09-04 Komatsu Electronic Metals Co Ltd シリコンウエハ及びその製造方法
JP2002043318A (ja) * 2000-07-28 2002-02-08 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
JP3624827B2 (ja) * 2000-12-20 2005-03-02 三菱住友シリコン株式会社 シリコン単結晶の製造方法
JP4366956B2 (ja) * 2003-02-19 2009-11-18 株式会社Sumco 高品質ウェーハおよびその製造方法
JP2005206391A (ja) * 2004-01-20 2005-08-04 Shin Etsu Handotai Co Ltd シリコン単結晶基板の抵抗率保証方法及びシリコン単結晶基板の製造方法並びにシリコン単結晶基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1170405A1 (en) * 1999-11-12 2002-01-09 Shin-Etsu Handotai Co., Ltd Silicon single crystal wafer and production method thereof and soi wafer
CN1345986A (zh) * 2000-09-29 2002-04-24 三星电子株式会社 具有受控缺陷分布的硅晶片、其制法及丘克拉斯基提拉机
CN1356720A (zh) * 2000-11-28 2002-07-03 三菱麻铁里亚尔硅材料株式会社 硅片的制造方法和硅片
WO2005053010A1 (ja) * 2003-11-26 2005-06-09 Shin-Etsu Handotai Co., Ltd. アニールウエーハ及びアニールウエーハの製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2001-240496A 2001.09.04
JP特开2002-43318A 2002.02.08

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Publication number Publication date
KR20080086896A (ko) 2008-09-26
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WO2007083476A1 (ja) 2007-07-26
US20090007839A1 (en) 2009-01-08
EP1975283B1 (en) 2016-11-23
EP1975283A4 (en) 2010-07-14
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