CN101350037A - 自动地安排多电压多节距金属线的方法 - Google Patents
自动地安排多电压多节距金属线的方法 Download PDFInfo
- Publication number
- CN101350037A CN101350037A CNA2008100021375A CN200810002137A CN101350037A CN 101350037 A CN101350037 A CN 101350037A CN A2008100021375 A CNA2008100021375 A CN A2008100021375A CN 200810002137 A CN200810002137 A CN 200810002137A CN 101350037 A CN101350037 A CN 101350037A
- Authority
- CN
- China
- Prior art keywords
- voltage
- attribute
- network
- polygon
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明涉及一种在一单一层中程序化安排具有至少一第一电压与第二电压的电路的方法,其包括分别地限定对应第一电压与第二电压的第一层类型与第二层类型。指定第一层类型的至少一第一属性与第二层类型的至少一第二属性。指定具有第一电压的至少一第一网络与具有第二电压的至少一第二网络。通过计算机程序读取与第一网络及第二网络相关的电压信息。通过计算机程序,以第一属性安排第一网络的至少一第一多边形至第一层类型,以及通过相同的计算机程序,以第二属性安排第二网络的至少一第二多边形至第二层类型。
Description
技术领域
本发明通常涉及一种集成电路的设计。特别是涉及在集成电路中放置与安排金属线的方法。
背景技术
现代的超大规模的集成电路(ULSI)芯片包括数百万个晶体管,使得在此规模芯片的手动布局变得耗时而难以实施。随着现代大尺寸的设计,通常通过电子式设计自动化(electronic DesignAutomation)工具来执行此操作。电子式设计自动化工具取得电路的描述,在设计区域中放置次区块并且安排次区块,例如内连接次区块。如此的内连接典型地利用于金属层。传统上,每一金属层接收通过在技术资料文件中设计规则的最小宽度及间隔所限定的安排节距。电子式设计自动化工具根据安排节距以安排金属线。此最小间隔常常受限于某些因素,一些与制造过程相关的理由及一些与电子相关的理由。在两相邻金属线间特定电压下的漏电流为一电子限制。特别是当使用低k值的介电材料时,漏电流变得对金属间隔更为敏感。
在许多芯片设计中,在芯片的不同部分使用不同的电压。举例来说,在内存芯片中的核心区域与外围区域使用不同的电压。有时候在相同的金属层上安排这些不同的电压。
图1示出了通常具有一种间隔规则但具有两种电压的金属层布局。三个相邻的金属线110、120及130耦合至不同的电压源。通过传统的电子式设计自动化工具将这些金属线间的间隔一致地以S0安排。金属线110与120间的电位差为V0。金属线130及120间的电位差为V1。V1高于V0,例如V0=1.0V而V1=1.8V。在此示例中,金属线110、120及130分别连接至核心区域的高电压供应Vcc、接地与周边的高电压供应Vdd。虽然对V0来说,间隔S0是足够的,但是在金属线120及130间其V1可能造成过多的漏电流。
因此,在此期待的是一种根据金属线负载的电压而能安排具有不同间隔的金属线的电子式设计自动化方法。
发明内容
综观前述,本发明提供一种在单一层中程序化安排至少一第一电压与第二电压的电路的方法。在本发明的一方面来说,此方法包括分别地限定对应第一电压与第二电压的第一层类型与第二层类型。指定第一层类型的至少一第一属性与第二层类型的至少一第二属性。指定具有第一电压的至少一第一网络与具有第二电压的至少一第二网络。通过计算机程序读取与第一网络与第二网络相关的电压信息。通过此计算机程序,以第一属性安排第一网络的至少一第一多边形至第一层类型,与通过相同的计算机程序,以第二属性安排第二网络的至少一第二多边形至第二层类型。
在本发明的另一方面来说,此方法更包括以设计规则检查输入库中对应的至少一第一属性,限定第一层类型,以相同的设计规则检查输入库中对应的至少一第二属性,限定第二层类型,以及根据设计规则检查输入库,验证至少一第一多边形与至少一第二多边形。
在本发明的另一方面来说,本发明更包括结合第一层类型与第二层类型,以形成单一层供作为屏蔽制作试产。
本发明中操作的架构与方法,不管如何,当阅读与伴随图式有关时,可自下列特定实施例的说明中,更加了解到同时关于本发明所附加的目的与优点。
附图说明
图1为说明具有一种间隔规则但是具有两种电压的传统金属层布局。
图2为根据本发明的实施例说明对于不同电压具有不同间隔规则的金属线布局。
图3为根据本发明的实施例说明与不同电压耦合的金属线的安排方法的流程图。
本发明主要方面描述包括说明书中所伴随的图式与形成的部分。本发明中提供的系统操作与组件的较为清晰的观念,是可通过示范的参考很快的明白,因此,不受到图式中实施例说明的限制,其中相似的参考标号(若发生在超过一个图式时)标示相同的元素。本发明将通过参考结合于此所呈现的说明的一个或多个此类图式而更加的了解到。值得注意的,在图式中说明的特性不必然按照尺寸绘制。
具体实施方式
以下将提供当连接至不同的电压时,安排具有不同间隔的金属线的方法的详细说明。
图2根据本发明的实施例说明对于不同电压具有不同间隔规则的金属线布局。图1示出金属线110、120及130在相同的金属层上。在金属线110及120间的电压差为V0。在金属线130及120间的电压差为V1。V1高于V0。为了提供较高的电压V1并且防止金属线120及130之间的漏电流,在金属线120及130间的间隔安排为间隔S1,此间隔大于S0。
图3根据本发明的实施例说明一种与不同电压耦合的金属线的安排方法。此方法开始于将不同电压的金属层限定为不同层类型,如步骤310所示。举例来说,GDS II层31(31;A)的类型A代表以核心电压(如0.9V)安排的第一金属1,且相同GDS II层31(31;B)的类型B代表以I/O电压(如1.8V)安排的第二金属1。在芯片上各种的电压持续以这样的类型限定。为了方便的目的,层类型的清单与电压有一致的趋势,如类型A的电压小于类型B的电压,而类型B的电压小于类型C的电压等。
然后,在步骤320中通过使用者指定各层类型的金属线间隔。举例来说,对于类型A(0.9V)及类型B(1.8V),分别地指定其最小间隔等于1μm及1.5μm。随后,在步骤330中,使用者也对应电压信息在电路描述中指定所有的网络。
在自动安排作业中如在步骤340中所显示,安排程序读取网络信息,其包括与网络相关的电压。随后,根据电压信息将每一网络指定给层类型。然后,安排适合各层类型的的金属线间隔。如果两不同层类型的金属线相邻,具有较高电压的层类型则优先,即在这两个金属线间的间隔会采用较高电压层类型的间隔。实际上,会发生不同电压的单一金属层安排成数个独特电压的次层。
在完成自动安排作业之后,在步骤350中,执行输入库的设计规则检查,包括针对不同金属层类型的各种间隔规则。当此安排已明确检查,且芯片设计已准备供试产,各种金属层类型或次层随后在步骤360中结合成单一金属层,供最终屏蔽的制作。
对于数据库/智能财产实施,组件布局必须也随着上述的安排方法的描述。在大部分的例子中,组件布局为手动完成。根据本发明的安排方法必然可针对数据库组件手动地执行。更具体地来说,不同电压的金属线可限定为不同层类型,当布局完成时其随后将会结合成单一层。
虽然金属线间隔是用来说明本发明的实施例,本领域技术人员将会了解其它特征,如具有不同线宽需求的金属线也可以使用前述的方法来安排。虽然金属线用于说明本发明的实施例,本领域技术人员可了解本发明也可能同样地成功应用在其它层,在层上的长多边形间隔是关键的,且能以不同电压提供给不同多边形。本发明可以透过一般电子式设计工具来实施。
前述说明提供多种不同的实施例或实施本发明不同特征的实施例。组件与制程中特定的实施例的说明是为了使本发明更清楚。这些当然只是实施例,并非意欲用意限制申请专利范围中描述的发明。
虽然本发明以一个或多个特定范例在此说明及描述以作为实施例,但是并非意欲将其限制在所示的详细说明中,乃由于在此各种修改与结构的变化可能在不脱离本发明的精神及在申请专利范围均等的领域及范围内。因此,可以了解的是本发明之申请专利范围的范畴应该根据本发明范畴作最宽广的解释,如申请专利范围所限定。
主要组件符号说明
110、120、130金属线
S0、S1间隔
310将不同电压的金属层定义为不同层类型
320指定各层类型的金属线之间隔
330根据电压信息而指定所有网络
340根据其个别的电压信息而自动安排具有适当间隔的金属线
350依考虑的电压信息检查对照设计规则的金属线布局
360结合各金属层类型为单一层以供试产
Claims (14)
1.一种在一单一层中程序化及安排具有至少一第一与第二电压的电路的方法,该第一电压高于该第二电压,该方法包括:
分别地限定对应所述第一电压与所述第二电压的第一层类型与第二层类型;
指定所述第一层类型的至少一第一属性与所述第二层类型的至少一第二属性;
指定具有所述第一电压的所述电路的一描述中至少一第一网络与具有所述第二电压的所述电路的相同的该描述中至少一第二网络;
通过一计算机程序读取与所述至少一第一网络与所述至少一第二网络相关的电压信息;
通过该计算机程序,以所述至少一第一属性安排所述至少一第一网络的至少一第一多边形至所述第一层类型;以及
通过所述相同的计算机程序,以所述至少一第二属性安排所述至少一第二网络的至少一第二多边形至所述第二层类型。
2.根据权利要求1所述的方法,其中,所述单一层为一金属层。
3.根据权利要求1所述的方法,其中,所述至少一第一属性与所述至少一第二属性是在所述单一层上多边形的不同间隔规则。
4.根据权利要求1所述的方法,其中,所述至少一第一属性与所述至少一第二属性是在该单一层上多边形的不同间隔规则。
5.根据权利要求1所述的方法,其中,所述电路的所述描述为一硬件描述语言。
6.根据权利要求1所述的方法,其中,所述计算机程序为一电子式设计自动化工具。
7.根据权利要求1所述的方法,其中,所述至少一第一多边形与所述至少一第二多边形为直线。
8.一种在一金属层中程序化安排具有至少一第一电压与第二电压的电路的方法,所述第一电压高于所述第二电压,所述方法包括:
分别地限定对应所述第一电压与所述第二电压的第一层类型与第二层类型;
指定所述第一层类型的至少一第一属性与所述第二层类型的至少一第二属性;
指定具有所述第一电压的所述电路的描述中至少一第一网络与具有所述第二电压的所述电路的相同的所述描述中至少一第二网络;
通过一计算机程序读取与所述至少一第一网络与所述至少一第二网络相关的电压信息;
通过所述计算机程序,以所述至少一第一属性安排所述至少一第一网络的至少一第一多边形至所述第一层类型;以及
通过所述相同的计算机程序,以所述至少一第二属性安排所述至少一第二网络的至少一第二多边形至所述第二层类型;
以一设计规则检查输入库中对应的所述至少一第一属性,限定所述第一层类型;
以所述相同的设计规则检查输入库中对应的所述至少一第二属性,限定所述第二层类型;以及
根据所述设计规则检查输入库,验证所述至少一第一多边形与所述至少一第二多边形。
9.根据权利要求8所述的方法,其中,所述至少一第一属性与所述至少一第二属性是在所述金属层上多边形的不同间隔规则。
10.根据权利要求8所述的方法,其中,所述至少一第一属性与所述至少一第二属性是在所述金属层上多边形的不同间隔规则。
11.根据权利要求8所述的方法,其中,所述电路的所述描述为一硬件描述语言。
12.一种在一金属层中程序化安排具有至少一第一电压与第二电压的方法,所述第一电压高于所述第二电压,所述方法包括:
分别地限定对应所述第一电压与第二电压的一第一层类型与第二层类型;
指定所述第一层类型的一第一间隔属性与所述第二层类型的一第二间隔属性;
指定具有所述第一电压的所述电路之一描述中至少一第一网络与具有所述第二电压的所述电路的相同的所述描述中至少一第二网络;
通过一计算机程序读取与所述至少一第一网络与所述至少一第二净值相关的一电压信息;
通过所述计算机程序,以所述第一间隔属性安排所述至少一第一网络的至少一第一多边形至所述第一层类型;以及
通过相同的所述计算机程序,以所述第二间隔属性安排所述至少一第二网络的所述至少一第二多边形至所述第二层类型,除了当所述至少一第二多边形与所述至少一第一多边形相邻时,以所述第一间隔属性安排所述至少一第二多边形之外。
13.根据权利要求12所述的方法,更包括:
以一设计规则检查输入库中对应的所述至少一第一间隔属性,限定所述第一层类型;
以所述相同的设计规则检查输入库中对应的所述至少一第二间隔属性,限定所述第二层类型;以及
根据所述设计规则检查输入库,验证所述至少一第一多边形与所述至少一第二多边形。
14.根据权利要求12所述的方法,更包括结合所述第一层类型与所述第二层类型。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/779,233 US7865852B2 (en) | 2007-07-17 | 2007-07-17 | Method for automatically routing multi-voltage multi-pitch metal lines |
US11/779,233 | 2007-07-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101350037A true CN101350037A (zh) | 2009-01-21 |
Family
ID=40265894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2008100021375A Pending CN101350037A (zh) | 2007-07-17 | 2008-01-14 | 自动地安排多电压多节距金属线的方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7865852B2 (zh) |
CN (1) | CN101350037A (zh) |
TW (1) | TWI372348B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105335540A (zh) * | 2014-08-12 | 2016-02-17 | 扬智科技股份有限公司 | 电路元件布局结构以及集成电路的布局方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104050311B (zh) * | 2013-03-14 | 2018-05-25 | 台湾积体电路制造股份有限公司 | 用于自对准双图案化的任意金属间隔的系统和方法 |
US9026973B2 (en) * | 2013-03-14 | 2015-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for arbitrary metal spacing for self-aligned double patterning |
US9012964B2 (en) | 2013-08-09 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Modulating germanium percentage in MOS devices |
US9038010B2 (en) * | 2013-10-21 | 2015-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | DRC format for stacked CMOS design |
JP6498983B2 (ja) * | 2015-03-26 | 2019-04-10 | 株式会社メガチップス | 半導体集積回路の設計支援装置及び設計支援方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031664A (ja) * | 2001-07-19 | 2003-01-31 | Fujitsu Ltd | レイアウト設計方法、レイアウト検証方法、レイアウト設計装置、プログラム及び記録媒体 |
US6941538B2 (en) * | 2002-02-22 | 2005-09-06 | Xilinx, Inc. | Method and system for integrating cores in FPGA-based system-on-chip (SoC) |
JP4803997B2 (ja) * | 2004-12-03 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積装置、その設計方法、設計装置、およびプログラム |
DE102005036207A1 (de) * | 2005-08-02 | 2007-02-22 | X-Fab Semiconductor Foundries Ag | Verfahren zum Entwurf von integrierten Schaltungen |
-
2007
- 2007-07-17 US US11/779,233 patent/US7865852B2/en active Active
- 2007-12-11 TW TW096147173A patent/TWI372348B/zh active
-
2008
- 2008-01-14 CN CNA2008100021375A patent/CN101350037A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105335540A (zh) * | 2014-08-12 | 2016-02-17 | 扬智科技股份有限公司 | 电路元件布局结构以及集成电路的布局方法 |
Also Published As
Publication number | Publication date |
---|---|
US20090024976A1 (en) | 2009-01-22 |
US7865852B2 (en) | 2011-01-04 |
TW200905506A (en) | 2009-02-01 |
TWI372348B (en) | 2012-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8806398B2 (en) | System and method for design, procurement and manufacturing collaboration | |
US20040107197A1 (en) | System, method and user interface allowing customized portfolio management | |
CN101350037A (zh) | 自动地安排多电压多节距金属线的方法 | |
US20050155008A1 (en) | Method and system for creating, viewing, editing, and sharing output from a design checking system | |
CN107480369B (zh) | 一种pcb设计中分类显示drc的设计、操作方法 | |
KR20000003366A (ko) | 인쇄 회로 기판의 부품 리스트 변환 방법 | |
US7823106B2 (en) | Variable performance ranking and modification in design for manufacturability of circuits | |
US7451422B1 (en) | Simultaneous assignment of select I/O objects and clock I/O objects to banks using integer linear programming | |
CN101118904A (zh) | 一种集成电路及集成电路的布线与版本号修改的方法 | |
JP4317576B2 (ja) | 自動生成されたダミー形状にもかかわらず整合する回路素子機能 | |
CN111753490A (zh) | 金属线版图设计规则检查方法 | |
US7260803B2 (en) | Incremental dummy metal insertions | |
US20010032222A1 (en) | System, method and computer accessible storage medium, for creating and editing structured parts list | |
WO2005038675A1 (ja) | プリント基板設計指示支援方法およびその装置 | |
US6885046B2 (en) | Semiconductor integrated circuit configured to supply sufficient internal current | |
JP2009026045A (ja) | 半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法 | |
US20130268908A1 (en) | Via selection in integrated circuit design | |
US7103858B2 (en) | Process and apparatus for characterizing intellectual property for integration into an IC platform environment | |
US20060053405A1 (en) | Integrated circuit design method | |
CN101727511A (zh) | 电路布局图中零件摆放的方法 | |
US7496873B2 (en) | Method and system for determining required quantity of testing points on a circuit layout diagram | |
US20090100399A1 (en) | Design structure for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks | |
JP2007094776A (ja) | 環境データ管理システム、その装置 | |
JP2024001978A (ja) | 回路設計装置、回路設計方法、及び、プログラム | |
JP2020173129A (ja) | 電子部品外観検査システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090121 |