CN101345257A - 非对称金属氧化物半导体晶体管及制造方法及用其的元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 91
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 239000000463 material Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 34
- 230000003068 static effect Effects 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000005516 engineering process Methods 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 21
- 238000002955 isolation Methods 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- -1 boron (B) ion Chemical class 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002153 concerted effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种非对称金属氧化物半导体晶体管及其制造方法及使用此晶体管的反向器与存储器。一种非对称金属氧化物半导体晶体管，其具有可变电阻器特性与晶体管特性。非对称金属氧化物半导体晶体管包括基底、栅极结构、一对间隙壁、一对偏移间隙壁、源极区、漏极区以及延伸区。其中，延伸区配置在此对偏移间隙壁其中之一与部分栅极结构下方的基底中。而且，延伸区连接源极区与漏极区的其中之一，此延伸区为重掺杂区。
Description
技术领域
本发明涉及一种集成电路元件及其制造方法，且特别涉及一种非对称金属氧化物半导体晶体管及其制造方法及使用此晶体管的反向器与存储器。
背景技术
近年来，由于信息通讯的发展以及信息媒体(例如计算机)的普及使得半导体元件快速的发展。在同一个电子产品中，通常会配置有多个逻辑电路元件，例如晶体管、电阻器、电容器等主动元件或被动元件，以实现特定的逻辑功能。其中，晶体管是以半导体为主要材料的电子元件，其具有放大、振荡、开关等功能。电阻器可通过连续性的移动，以达变化电阻值，以调整电路中的电流值或电压值。
由于半导体工艺的集成度不断提高，一般的作法是通过缩小元件的尺寸，以达到此目的。但是，元件的尺寸并没有办法无限制的缩小，而使电子产品可更为缩小化。因此，如何制作新颖的半导体元件以解决上述问题，以及引导集成电路产业迈向新的技术发展，已成为业界一致努力的目标。
发明内容
有鉴于此，本发明的目的就是在提供一种非对称金属氧化物半导体晶体管，能够帮助电子产品的尺寸的缩小化，以及提高工艺的集成度。
本发明的再一目的是提供一种非对称金属氧化物半导体晶体管的制造方法，能够利用MOS工艺即可制造出既可当作可变电阻器，又具有晶体管特性的金属氧化物半导体晶体管。
本发明的又一目的是提供一种反向器，其应用本发明的非对称金属氧化物半导体晶体管，而能够降低元件的漏电流与电阻以及增加驱动电流增益。
本发明的另一目的是提供一种静态随机存取存储器，其应用本发明的非对称金属氧化物半导体晶体管，而能够降低元件的漏电流与电阻以及增加驱动电流增益。
本发明的又一目的是提供一种静态随机存取存储器的电路，其应用本发明的非对称金属氧化物半导体晶体管，而能够降低元件的漏电流与电阻以及增加驱动电流增益。
本发明提出一种非对称金属氧化物半导体晶体管，其具有可变电阻器特性与晶体管特性。此非对称金属氧化物半导体晶体管包括基底、栅极结构、一对间隙壁、一对偏移间隙壁、源极区与漏极区以及延伸区。其中，栅极结构配置于基底上。栅极结构包括栅极，以及配置于栅极与基底之间的栅介电层。上述的间隙壁分别配置于栅极结构的侧壁上。上述的偏移间隙壁分别配置于栅极结构与间隙壁之间。源极区与漏极区分别配置于间隙壁侧边的基底中。延伸区配置在偏移间隙壁其中之一与部分栅极结构下方的基底中，且连接源极区与漏极区的其中之一。而且，延伸区为重掺杂区。
依照本发明的实施例所述，上述的延伸区的掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。
依照本发明的实施例所述，上述的偏移间隙壁例如是氧化硅层、氮化硅层或氧化硅/氮化硅/氧化硅层。
本发明再提出一种非对称金属氧化物半导体晶体管的制造方法。此非对称金属氧化物半导体晶体管具有可变电阻器特性与晶体管特性。此方法为，在基底上形成栅极结构。栅极结构包括栅极，以及形成于栅极与基底之间的栅介电层。然后，在栅极结构侧壁形成一对偏移间隙壁，且偏移间隙壁的其中之一的底部会延伸覆盖住部分基底表面。接着，进行第一离子注入工艺，以于偏移间隙壁的其中另一个的一侧的基底中形成延伸区。随后，在栅极结构上形成一对间隙壁，以覆盖住偏移间隙壁。继之，进行第二离子注入工艺，在基底中形成源极区与漏极区，且源极区与漏极区的其中之一连接延伸区。其中，延伸区为重掺杂区。
依照本发明的实施例所述，上述的偏移间隙壁的形成方法例如是，在基底与栅极结构上顺应性形成偏移间隙壁材料层。然后，形成光刻胶层，覆盖住栅极结构的其中一侧及其顶部的部分偏移间隙壁材料层。接着，进行回蚀刻工艺，移除光刻胶层以及部分偏移间隙壁材料层至曝露出栅极与基底表面，以形成偏移间隙壁。
依照本发明的实施例所述，上述的延伸区的掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。
依照本发明的实施例所述，上述的偏移间隙壁例如是氧化硅层、氮化硅层或氧化硅/氮化硅/氧化硅层。
本发明又提出一种反向器，其包括P型晶体管以及N型晶体管。其中，N型晶体管与P型晶体管串联。而且，P型晶体管与N型晶体管的至少其中之一为上述的非对称金属氧化物半导体晶体管。
本发明另提出一种静态随机存取存储器，其包括两个存取晶体管、两个驱动晶体管以及两个负载晶体管。其中，负载晶体管为上述的非对称金属氧化物半导体晶体管。
依照本发明的实施例所述，上述的负载晶体管为P型金属氧化物半导体晶体管，而存取晶体管为N型金属氧化物半导体晶体管，驱动晶体管为N型金属氧化物半导体晶体管。
本发明又提出一种静态随机存取存储器的电路。此电路包括第一字线、第二字线、第一位线、第二位线、第一存取晶体管、第二存取晶体管、第一负载晶体管、第一驱动晶体管、第二负载晶体管以及第二驱动晶体管。第一存取晶体管的栅极耦接至第一字线，其第一源极/漏极耦接至第一位线。第二存取晶体管的栅极耦接至第二字线，其第一源极/漏极耦接至第二位线。第一负载晶体管为上述的非对称金属氧化物半导体晶体管。第一负载晶体管的栅极耦接至第二存取晶体管的第二源极/漏极，第一源极/漏极耦接至第一电压，第二源极/漏极耦接至该第一存取晶体管的第二源极/漏极。第一驱动晶体管的栅极耦接至第二存取晶体管的第二源极/漏极，其第一源极/漏极耦接至第一存取晶体管的第二源极/漏极，第二源极/漏极耦接至第二电压。第二负载晶体管为上述的非对称金属氧化物半导体晶体管。第二负载晶体管的栅极耦接至第一存取晶体管的第二源极/漏极，其第一源极/漏极耦接至第一电压，第二源极/漏极耦接至第二存取晶体管的第二源极/漏极.第二驱动晶体管的栅极耦接至第一存取晶体管的第二源极/漏极，其第一源极/漏极耦接至第二存取晶体管的第二源极/漏极，第二源极/漏极耦接至第二电压。
依照本发明的实施例所述，上述的第一负载晶体管以及第二负载晶体管为P型金属氧化物半导体晶体管，而第一存取晶体管以及第二存取晶体管为N型金属氧化物半导体晶体管，第一驱动晶体管以及第二驱动晶体管为N型金属氧化物半导体晶体管。
依照本发明的实施例所述，上述的第一电压是电源电压，且第二电压是接地电压。
由于，本发明的非对称金属氧化物半导体晶体管具有可变电阻器特性以及晶体管特性。因此，有助于电子产品的尺寸的缩小化，以及工艺的集成度的提高。而且，利用MOS工艺即可制造出本发明的非对称金属氧化物半导体晶体管。另一方面，本发明的非对称金属氧化物半导体晶体管可应用在反向器以及静态随机存取存储器等元件中，且可降低元件的漏电流与电阻以及增加驱动电流增益。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1为依照本发明一实施例所绘示的非对称金属氧化物半导体晶体管的剖面示意图。
图2与图3为以图1的非对称金属氧化物半导体晶体管进行电性测试得到的电流与电压的关系图。
图4A至图4F为依照本发明一实施例所绘示的非对称金属氧化物半导体晶体管的制造流程剖面示意图。
图5为依照本发明一实施例所绘示的反向器的剖面示意图。
图6为依照本发明另一实施例所绘示的反向器的剖面示意图。
图7为依照本发明一实施例所绘示的静态随机存取存储器的剖面示意图。
图8为依照本发明一实施例所绘示的静态随机存取存储器的电路简图。
附图标记说明
100：非对称金属氧化物半导体晶体管
102、402、502、602：基底
104、404、504、524、604、624：栅极结构
104a、404a、504a、524a、604a、624a：栅极
104b、404b、504b、524b、604b、624b：栅介电层
106a、106b、416a、416b、506a、506b、526a、526b、606a、606b、626a、626b：间隙壁
108a、108b、410a、410b、508a、508b、528a、528b、608a、608b、628a、628b：偏移间隙壁
110a、418a、510a、520a、610a、620a：漏极区
110b、418b、510b、520b、610b、620b：源极区
112、414、512、522a、522b、512、622a：延伸区
406：偏移间隙壁材料层 408：光刻胶层
412：底脚 414：延伸区
501、601：阱区 511、611：P型晶体管
521、621：N型晶体管 530、630、740：元件隔离结构
710、LT1、LT2：负载晶体管 720、DT1、DT2：驱动晶体管
730、AT1、AT2：存取晶体管 BL1、BL2：位线
WL1、WL2：字线 VDD：电源电压
VSS：接地电压
具体实施方式
为了可更加提高半导体工艺的集成度，以及使集成电路产业迈向新的技术发展，本发明提出一种非对称金属氧化物半导体晶体管。特别是，此非对称金属氧化物半导体晶体管可具有可变电阻器(variable resistor)特性与晶体管(transistor)特性。
图1为依照本发明一实施例所绘示的非对称金属氧化物半导体晶体管的剖面示意图。
请参照图1，非对称金属氧化物半导体晶体管100包括基底102、栅极结构104、间隙壁106a与106b、偏移间隙壁(offset spacer)108a与108b、漏极区110a、源极110b，以及延伸区(extension region)112。其中，基底102例如是硅基底。在此实施例中，基底102例如是p型基底。栅极结构104配置于基底102上，其主要是由栅极104a与栅介电层104b所组成。栅极104a的材料例如是掺杂多晶硅或其他合适的材料。栅介电层104b配置于基底102与栅极104a之间，栅介电层104b的材料例如是氧化硅或其他合适的材料。
间隙壁106a、106b分别配置于栅极结构104的侧壁上。间隙壁106a、106b的材料例如是氮化硅或其他合适的材料。偏移间隙壁108a配置于栅极结构104与间隙壁106a之间，而偏移间隙壁108b配置于栅极结构104与间隙壁106b之间。偏移间隙壁108a、108b例如是氧化硅层、氮化硅层或其他合适的介电材料层。当然，偏移间隙壁108a、108b还可例如氧化硅/氮化硅/氧化硅(oxide/nitride/oxide，ONO)层。
漏极区110a配置于间隙壁106a侧边的基底102中，而源极区110b配置于间隙壁106b侧边的基底102中。在本实施例中，漏极区110a与源极区110b例如是掺杂n型离子的掺杂区，而n型离子例如是磷(P)离子或砷(As)离子。
另外，非对称金属氧化物半导体晶体管100还包括一个延伸区112。延伸区112配置在偏移间隙壁108a、108b其中之一与部分栅极结构104下方的基底102中，且延伸区112可连接漏极区110a与源极区110b的其中之一。在此实施例中，是以绘示延伸区112与漏极区110a连接做说明。此延伸区112、漏极区110a与源极区110b的掺杂离子型态相同，其为n型离子。而且，延伸区112可为n+掺杂区，其掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。
在上述实施例中，是以基底102为p型基底，延伸区112、漏极区110a与源极区110b的掺杂离子型态皆为n型离子为例来做说明，然本发明并不限定于此。在一实施例中，基底102可以是n型基底，而延伸区112、漏极区110a与源极区110b的掺杂离子型态皆为硼(B)离子等p型离子，且延伸区112可为p+掺杂区。
因为，本发明的非对称金属氧化物半导体晶体管可具有可变电阻器特性以及晶体管特性。所以，本发明的非对称金属氧化物半导体晶体管可被用在同时需配置可变电阻器与晶体管的多种电子产品，以有助于电子产品的尺寸的缩小化，以及工艺的集成度的提高。
另一方面，由于本发明的非对称金属氧化物半导体晶体管可具有可变电阻器特性，因此在以非对称金属氧化物半导体晶体管作为晶体管时，可降低其漏电流(leakage)与电阻(resistance)，并增加其驱动电流增益(Ion gain)。
为了证明本发明的功效，特以图1的非对称金属氧化物半导体晶体管100来进行电性测量，其测量结果如图2与图3所示。
图2为，在漏极区110a施加漏极电压(VD)，在栅极104a上施加栅极电压(Vg)，且源极区110b与基底102接地的测量条件下，进行测量而得到的电压与电流的关系图。在图2的关系图中，在不同的栅极电压Vg1、Vg2、Vg3、Vg4、Vg5下，随着漏极电压(VD)逐渐增加，漏极电流(ID)会由0而逐渐增大且收敛至固定值。由图2的电流-电压特性(I-V characteristics)可知，本发明的非对称金属氧化物半导体晶体管具有作为晶体管的功能。
图3为，在源极区110b施加源极电压(VS)，在栅极104a上施加栅极电压(Vg)，且漏极区110a与基底102接地的测量条件下，进行测量而得到的电压与电流的关系图。在图3的关系图中，在不同的栅极电压Vg1、Vg2、Vg3、Vg4、Vg5下，随着源极电压(VS)逐渐增加，源极电流(IS)会随着增加，且此电压与电流的比值为常数。而且，通过控制栅极电压(Vg)的大小，可适度调整非对称金属氧化物半导体晶体管100的电阻值。因此，由图3的电流-电压特性可知，本发明的非对称金属氧化物半导体晶体管具有作为可变电阻器的功能。
由上述的电性测量可知，本发明的非对称金属氧化物半导体晶体管确实可具有晶体管以及可变电阻器的特性。
接着，列举一实施例说明本发明的非对称金属氧化物半导体晶体管的制造方法，然本发明的非对称金属氧化物半导体晶体管并不限定于仅以此方法可制作而得到。
图4A至图4F为依照本发明一实施例所绘示的非对称金属氧化物半导体晶体管的制造流程剖面示意图。
首先，请参照图4A，提供基底402，此基底402例如是硅基底。在此实施例中，基底402例如是p型基底。然后，在基底402上形成栅极结构404。栅极结构404的形成方法例如是，先在基底402上依序形成一层栅介电材料层(未绘示)与一层栅极材料层(未绘示)。其中，栅介电材料层的材料例如是氧化硅或其他合适的材料，其例如是利用热氧化法而形成。栅极材料层的材料例如是掺杂多晶硅或其他合适的材料，其例如是利用化学气相沉积法而形成。然后，在形成栅介电材料层与栅极材料层后，接着利用光刻工艺与蚀刻工艺，来定义栅极材料层与栅介电材料层，以形成栅极404a以及栅介电层404b。
之后，请参照图4B，在基底402与栅极结构404上顺应性形成一层偏移间隙壁材料层406。偏移间隙壁材料层406的形成方法例如是化学气相沉积法。偏移间隙壁材料层406例如是氧化硅层、氮化硅层或其他合适的介电材料层。当然，偏移间隙壁材料层406还可例如氧化硅/氮化硅/氧化硅层。
继之，请继续参照图4B，在基底402上方，形成一层光刻胶层408。此光刻胶层408覆盖住栅极结构404的其中一侧及其顶部的偏移间隙壁材料层406。
随后，请参照图4C，进行回蚀刻工艺，以移除光刻胶层408以及部分偏移间隙壁材料层406至曝露出栅极404a与基底402表面，以形成偏移间隙壁410a、410b。承上述，回蚀刻工艺例如是反应离子蚀刻工艺(reactive ionetching process，RIE process)或是其他合适的蚀刻工艺。特别要说明的是，在进行回蚀刻工艺后，偏移间隙壁410b与基底402的邻接处会有残留的偏移间隙壁材料层，称的为底脚(footing)，如图4C的标号412所示。
然后，请参照图4D，对基底402进行第一离子注入工艺，以在偏移间隙壁410a下方的基底402中形成延伸区414。特别要说明的是，因为偏移间隙壁410b的底部会延伸覆盖住部分基底402表面，如图4C的底脚412所示。所以，在进行第一离子注入工艺时，此底脚412可作为阻挡层(blocking layer)，而不会在偏移间隙壁410b下方的基底402中形成延伸区，其仅会形成掺杂区(未绘示)。
承上述，延伸区414例如是掺杂n型离子的掺杂区，而n型离子例如是磷离子或砷离子。另外，延伸区414可为重掺杂区，其可标示为n+掺杂区，且掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。
继之，请参照图4E，在栅极结构404上形成一对间隙壁416a、416b，以覆盖偏移间隙壁410a、410b。间隙壁416a、416b的材料例如是氮化硅或其他合适的材料。间隙壁416a、416b的形成方法例如是，形成一层间隙壁材料层(未绘示)，以顺应性覆盖住栅极404a、偏移间隙壁410a、410b以及基底402。然后，进行各向同性蚀刻工艺，移除部分间隙壁材料层，以形成之。
之后，请参照图4F，进行第二离子注入工艺，以在基底402中形成漏极区418a与源极区418b。上述，漏极区418a会连接延伸区414。漏极区418a、源极区418b与延伸区414的掺杂离子型态相同，其为n型离子。
在上述实施例中，是以基底402为p型基底，延伸区414、漏极区418a、源极区418b的掺杂离子型态皆为n型离子为例来做说明，然本发明并不限定于此。在一实施例中，基底402可以是p型基底，而延伸区414、漏极区418a、源极区418b的掺杂离子型态皆为硼(B)离子等p型离子，且延伸区414可为p+掺杂区。
由于，本发明的非对称金属氧化物半导体晶体管具有可变电阻器特性以及晶体管特性。因此，利用MOS工艺即可制作出可变电阻器，而不需使用传统电阻器的制作方法，例如多晶硅电阻器、扩散层电阻器或阱电阻器等电阻器的制作方法。
接下来，列举出多个实施例以说明本发明的非对称金属氧化物半导体晶体管的应用，其可应用在反向器(inverter)以及静态随机存取存储器(staticrandom access memory)等元件。然，本发明并不限于此，熟知本领域的技术人员可依实际情况而将本发明应用于适当的元件中，在此就不一一列举。
图5为依照本发明一实施例所绘示的反向器的剖面示意图。
请参照图5，反向器500主要是由一个P型晶体管511以及与P型晶体管511串联的一个N型晶体管521所构成。在P型晶体管511与N型晶体管521之间具有元件隔离结构530。此元件隔离结构530例如是浅沟槽隔离结构或其他合适的隔离结构。
反向器500的P型晶体管511是上述实施例的非对称性金属氧化物半导体晶体管。P型晶体管511包括N型的基底502、由栅极504a与栅介电层504b所组成的栅极结构504、间隙壁506a与506b、偏移间隙壁508a与508b、P型的漏极区510a、P型的源极区510b，以及P型的延伸区512。其中，延伸区512可例如是p+掺杂区，其掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。另外，基底502、栅极504a、栅介电层504b、间隙壁506a与506b以及偏移间隙壁508a与508b等构件在上述实施例中皆已详细说明，在此就省略此重复的说明，而不再赘述。
另外，反向器500的N型晶体管521为传统的金属氧化物半导体晶体管(即，对称金属氧化物半导体晶体管)。N型晶体管521包括P型的阱区501、由栅极524a与栅介电层524b所组成的栅极结构524、间隙壁526a与526b、偏移间隙壁528a与528b、N型的漏极区520a、N型的源极区520b，以及N型的延伸区522a与522b。承上述，N型晶体管521的各个构件为本领域的技术人员所熟知，在此就省略此重复的说明，而不再赘述。
在上述实施例中，是以反向器中的P型晶体管为本发明的非对称金属氧化物半导体晶体管，而N型晶体管为传统的金属氧化物半导体晶体管(即，对称金属氧化物半导体晶体管)为例来做说明，但本发明并不限定于此。在一实施例中，反向器中的P型晶体管可为传统的金属氧化物半导体晶体管(即，对称金属氧化物半导体晶体管)，而N型晶体管为本发明的非对称金属氧化物半导体晶体管。
图6为依照本发明的另一实施例所绘示的反向器的剖面示意图。
请参照图6，本实施例的反向器600与图5的实施例的反向器500类似，惟二者的主要差异在于：本实施例的反向器600的P型晶体管611以及一个N型晶体管621皆为非对称性金属氧化物半导体晶体管。
P型晶体管610包括N型的基底602、由栅极604a与栅介电层604b所组成的栅极结构604、间隙壁606a与606b、偏移间隙壁608a与608b、P型的漏极区610a、P型的源极区610b，以及P型的延伸区612。其中，延伸区612可例如是p+掺杂区，其掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。另外，基底602、栅极604a、栅介电层604b、间隙壁606a与606b以及偏移间隙壁608a与608b等构件在上述实施例中皆已详细说明，在此就省略此重复的说明，而不再赘述。
另外，N型晶体管621包括P型的阱区601、由栅极624a与栅介电层624b所组成的栅极结构624、间隙壁626a与626b、偏移间隙壁628a与628b、N型的漏极区620a、N型的源极区620b，以及N型的延伸区622a。其中，延伸区622a可例如是n+掺杂区，其掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。另外，阱区601、栅极624a、栅介电层624b、间隙壁626a与626b以及偏移间隙壁628a与628b等构件在上述实施例中皆已详细说明，在此就省略此重复的说明，而不再赘述。
图7为依照本发明的一实施例所绘示的静态随机存取存储器的剖面示意图。
请参照图7，静态随机存取存储器是由六个晶体管(6T)所组成，其包括2个负载晶体管(load transistor，LT)、2个驱动晶体管(drive transistor，DT)，以及2个存取晶体管(access transistor，AT)。在图7中，仅绘示出负载晶体管710、驱动晶体管720以及存取晶体管730。而且，在负载晶体管710、驱动晶体管720以及存取晶体管730之间会有元件隔离结构740，以将这些晶体管隔开。元件隔离结构740例如是浅沟槽隔离结构或其他合适的隔离结构。
承上述，负载晶体管710是P型金属氧化物半导体晶体管，而驱动晶体管720与存取晶体管730是N型金属氧化物半导体晶体管。特别是，静态随机存取存储器的负载晶体管710为本发明的非对称金属氧化物半导体晶体管，而驱动晶体管720与存取晶体管730为传统的金属氧化物半导体晶体管(即，对称金属氧化物半导体晶体管)。其中，负载晶体管710可例如是图1的非对称金属氧化物半导体晶体管，其各个构件的配置与材料在上述实施例中皆已详细说明，在此就省略此重复的说明，而不再赘述。驱动晶体管720与存取晶体管730的各个构件为本领域的技术人员所熟知，在此就省略此重复的说明，而不再赘述。
由于，上述的静态随机存取存储器是使用本发明的非对称金属氧化物半导体晶体管作为负载晶体管，其具有可变电阻器特性与，晶体管特性。因此，能够降低静态随机存取存储器的漏电流与电阻，并增加其驱动电流增益。
接着，再列举一实施例以更加详细说明本发明的静态随机存取存储器。
请参照图8，其为依照本发明一实施例所绘示的静态随机存取存储器的电路简图。静态随机存取存储器包括第一字线WL1、第二字线WL2、第一位线BL1、第二位线BL2、第一存取晶体管AT1、第二存取晶体管AT2、第一负载晶体管LT1、第一驱动晶体管DT1、第二负载晶体管LT2以及第二驱动晶体管DT2。在此，第一存取晶体管AT1、第二存取晶体管AT2、第一驱动晶体管DT1与第二驱动晶体管DT2是N型金属氧化物半导体晶体管，而第一负载晶体管LT1与第二负载晶体管LT2是P型金属氧化物半导体晶体管。特别是，第一负载晶体管LT1与第二负载晶体管LT2为本发明的非对称金属氧化物半导体晶体管，而第一存取晶体管AT1、第二存取晶体管AT2、第一驱动晶体管DT1与第二驱动晶体管DT2为传统的金属氧化物半导体晶体管(即，对称金属氧化物半导体晶体管)。
第一存取晶体管AT1的栅极耦接至第一字线WL1，其第一源极/漏极耦接至第一位线BL1。第二存取晶体管AT2的栅极耦接至第二字线WL2，其第一源极/漏极耦接至第二位线BL2。第一负载晶体管LT1的栅极耦接至第二存取晶体管AT2的第二源极/漏极。第一负载晶体管LT1的第一源极/漏极耦接至第一电压(例如是电源电压VDD)，其第二源极/漏极耦接至第一存取晶体管AT1的第二源极/漏极。第一驱动晶体管DT1的栅极与第一源极/漏极分别耦接至第一负载晶体管LT1的栅极与第二源极/漏极。第一驱动晶体管DT1的第二源极/漏极耦接至第二电压(例如是接地电压VSS)。第二负载晶体管LT2的栅极耦接至第一存取晶体管AT1的第二源极/漏极。第二负载晶体管LT2的第一源极/漏极耦接至第一电压(例如是电源电压VDD)，其第二源极/漏极耦接至第二存取晶体管AT2的第二源极/漏极。第二驱动晶体管DT2的栅极与第一源极/漏极分别耦接至第二负载晶体管LT2的栅极与第二源极/漏极。第二驱动晶体管DT2的第二源极/漏极耦接至第二电压(例如是接地电压VSS)。
上述实施例中，静态随机存取存储器的负载晶体管为本发明的非对称金属氧化物半导体晶体管。通过在负载晶体管的二源极/漏极的其中一端施加电压的方式，可使负载晶体管具有可变电阻器特性或晶体管特性。而且，在负载晶体管具有可变电阻器特性时，通过控制施加于栅极上的电压的大小，还可适度调整负载晶体管的电阻值。
综上所述，本发明至少具有下列优点：
1.本发明的非对称金属氧化物半导体晶体管，有助于电子产品的尺寸的缩小化，以及工艺的集成度的提高。
2.本发明的非对称金属氧化物半导体晶体管，可降低其漏电流与电阻，并增加其驱动电流增益。
3.利用MOS工艺即可制造出本发明的非对称金属氧化物半导体晶体管，而使其具有可变电阻器特性以及晶体管特性。
4.本发明的非对称金属氧化物半导体晶体管可应用在反向器以及静态随机存取存储器等元件中，且可降低元件的漏电流与电阻以及增加驱动电流增益。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。
Claims (17)
1.一种非对称金属氧化物半导体晶体管，其具有可变电阻器特性与晶体管特性，该非对称金属氧化物半导体晶体管包括：
基底；
栅极结构，配置于该基底上，该栅极结构包括栅极及配置于该栅极与该基底之间的栅介电层；
一对间隙壁，分别配置于该栅极结构的侧壁上；
一对偏移间隙壁，分别配置于该栅极结构与该对间隙壁之间；
源极区与漏极区，分别配置于该对间隙壁侧边的该基底中；以及
延伸区，配置在该对偏移间隙壁其中之一与部分该栅极结构下方的该基底中，且连接该源极区与该漏极区的其中之一，其中该延伸区为重掺杂区。
2.如权利要求1所述的非对称金属氧化物半导体晶体管，其中该延伸区的掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。
3.如权利要求1所述的非对称金属氧化物半导体晶体管，其中该对偏移间隙壁包括氧化硅层、氮化硅层或氧化硅/氮化硅/氧化硅层。
4.一种非对称金属氧化物半导体晶体管的制造方法，该非对称金属氧化物半导体晶体管具有可变电阻器特性与晶体管特性，该制造方法包括：
在基底上形成栅极结构，该栅极结构包括栅极及形成于该栅极与该基底之间的栅介电层；
在该栅极结构侧壁形成一对偏移间隙壁，且该对偏移间隙壁的其中之一的底部会延伸覆盖住部分该基底表面；
进行第一离子注入工艺，以在该对偏移间隙壁的其中另一个的一侧的该基底中形成延伸区；
在该栅极结构上形成一对间隙壁，以覆盖该对偏移间隙壁；
进行第二离子注入工艺，在该基底中形成源极区与漏极区，且该源极区与该漏极区的其中之一连接该延伸区，其中该延伸区为重掺杂区。
5.如权利要求4所述的非对称金属氧化物半导体晶体管的制造方法，其中该对偏移间隙壁的形成方法包括：
在该基底与该栅极结构上顺应性形成偏移间隙壁材料层；
形成光刻胶层，覆盖住该栅极结构的其中一侧及其顶部的部分该偏移间隙壁材料层；以及
进行回蚀刻工艺，移除该光刻胶层以及部分该偏移间隙壁材料层，直至曝露出该栅极与该基底表面，以形成该对偏移间隙壁。
6.如权利要求4所述的非对称金属氧化物半导体晶体管的制造方法，其中该延伸区的掺杂浓度介于5×1014atoms/cm3～1018atoms/cm3之间。
7.如权利要求4所述的非对称金属氧化物半导体晶体管的制造方法，其中该对偏移间隙壁包括氧化硅层、氮化硅层或氧化硅/氮化硅/氧化硅层。
8.一种反向器，包括：
P型晶体管；以及
N型晶体管，与该P型晶体管串联，
且该P型晶体管与该N型晶体管的至少其中之一为如权利要求1至3所述的非对称金属氧化物半导体晶体管。
9.一种静态随机存取存储器，包括：
两个存取晶体管；
两个驱动晶体管；以及
两个负载晶体管，
其中所述负载晶体管为如权利要求1至3所述的非对称金属氧化物半导体晶体管。
10.如权利要求9所述的静态随机存取存储器，其中所述负载晶体管为P型金属氧化物半导体晶体管。
11.如权利要求9所述的静态随机存取存储器，其中所述存取晶体管为N型金属氧化物半导体晶体管。
12.如权利要求9所述的静态随机存取存储器，其中所述驱动晶体管为N型金属氧化物半导体晶体管。
13.一种静态随机存取存储器的电路，包括：
第一字线以及第二字线；
第一位线以及第二位线；
第一存取晶体管，其栅极耦接至该第一字线，其第一源极/漏极耦接至该第一位线；
第二存取晶体管，其栅极耦接至该第二字线，其第一源极/漏极耦接至该第二位线；
第一负载晶体管，其栅极耦接至该第二存取晶体管的第二源极/漏极，其第一源极/漏极耦接至第一电压，其第二源极/漏极耦接至该第一存取晶体管的第二源极/漏极，其中该第一负载晶体管为如权利要求1至3所述的非对称金属氧化物半导体晶体管；
第一驱动晶体管，其栅极耦接至该第二存取晶体管的第二源极/漏极，其第一源极/漏极耦接至该第一存取晶体管的第二源极/漏极，其第二源极/漏极耦接至第二电压；
第二负载晶体管，其栅极耦接至该第一存取晶体管的第二源极/漏极，其第一源极/漏极耦接至该第一电压，其第二源极/漏极耦接至该第二存取晶体管的第二源极/漏极，其中该第二负载晶体管为如权利要求1至3所述的非对称金属氧化物半导体晶体管；以及
第二驱动晶体管，其栅极耦接至该第一存取晶体管的第二源极/漏极，其第一源极/漏极耦接至该第二存取晶体管的第二源极/漏极，其第二源极/漏极耦接至该第二电压。
14.如权利要求13所述的静态随机存取存储器的电路，其中该第一负载晶体管以及该第二负载晶体管为P型金属氧化物半导体晶体管。
15.如权利要求13所述的静态随机存取存储器的电路，其中该第一存取晶体管以及该第二存取晶体管为N型金属氧化物半导体晶体管。
16.如权利要求13所述的静态随机存取存储器的电路，其中该第一驱动晶体管以及该第二驱动晶体管为N型金属氧化物半导体晶体管。
17.如权利要求13所述的静态随机存取存储器的电路，其中该第一电压是电源电压，且该第二电压是接地电压。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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