CN101336486A - 使用具有非均匀厚度的电介质的存储器单元 - Google Patents
使用具有非均匀厚度的电介质的存储器单元 Download PDFInfo
- Publication number
- CN101336486A CN101336486A CNA2006800518809A CN200680051880A CN101336486A CN 101336486 A CN101336486 A CN 101336486A CN A2006800518809 A CNA2006800518809 A CN A2006800518809A CN 200680051880 A CN200680051880 A CN 200680051880A CN 101336486 A CN101336486 A CN 101336486A
- Authority
- CN
- China
- Prior art keywords
- memory cell
- dielectric layer
- charge storage
- layer
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003860 storage Methods 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 150000004767 nitrides Chemical class 0.000 claims description 27
- 238000013459 approach Methods 0.000 claims description 2
- 230000005641 tunneling Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 155
- 238000000034 method Methods 0.000 description 22
- 239000011248 coating agent Substances 0.000 description 19
- 238000000576 coating method Methods 0.000 description 19
- 238000009826 distribution Methods 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 238000012545 processing Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 239000000203 mixture Substances 0.000 description 11
- 239000006117 anti-reflective coating Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000001020 rhythmical effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000000109 continuous material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- GWFXMCXJFOEMNQ-UHFFFAOYSA-N [O].O=[N] Chemical compound [O].O=[N] GWFXMCXJFOEMNQ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- -1 silicon nitrides Chemical class 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
通过将电荷注入到存储器单元的电荷贮存层(42，116)中对存储器单元(36，110)编程。所需的已编程电荷产生在存储器单元的沟道区域的边缘部分上方的电荷贮存层。不需要的已编程电荷产生在沟道区域的内部部分上方的电荷贮存层。电荷隧穿用于基本上移除电荷贮存层中不需要的已编程电荷。在一种形式中，存储器单元具有衬底(38，112)，该衬底具有沟道区域；第一介电层(40，114)，位于衬底上方；以及电荷贮存层(42，116)，位于第一介电层上方。电荷贮存层上方的第二介电层(44，130)具有比第二部分(106)厚的第一部分(58或54；104或108)，以选择性地控制所述电荷隧穿。
Description
技术领域
本发明通常涉及半导体器件，更具体地，涉及非易失存储器件及制造方法。
背景技术
非易失存储器利用离散的电荷贮存元件，诸如氮化物中的电子和空穴陷阱，典型地通过将电子插入到离散的电荷贮存元件中进行编程。由于存储介质是不导电的，因此电子在存储介质中很少移动。将电子插入到氮化物中的一种典型的且最有效的方法是热载流子注入(HCI)。这具有以非均匀的方式将电子注入到氮化物中的效果。在电子具有最高能量的位置，该位置典型地位于漏附近，电荷密度最高。结果是电子较集中在最接近漏的区域中的氮化物中。这有效地为可检测的存储器单元的阈值电压提供足够的改变。
另一技术是热空穴注入。这提供了注入到氮化物中的空穴以中和氮化物中的电子。通过在PN结上提供反向偏置并且在控制栅上提供负电压，该热空穴也在漏附近产生。这些偏置条件引起了空穴/电子对的形成。这些空穴中的一些在漏和衬底之间加速到足够的能量以越过衬底和氮化物之间的势垒。能够到达氮化物的空穴根据一定的模式执行该操作。尽管该模式与利用HCI的编程模式相似，但不是相同的。T.Y.Chan等人在“A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice(真正的单晶体管氧-氮-氧器件)”，IEEE Electron Device Letters，Vol.EDL-8，No.3，March 1987中描述了利用产生晶体管的饱和条件相同的高栅电压和漏电压进行存储器编程。饱和条件下的编程产生了具有相对广的分布的漏中的电子分布。该编程利用HCI，且往往不仅具有漏附近的一个峰值，而且还具有稍微远离漏的额外的峰值。热空穴注入(HHI)往往不具有该第二峰值，由此作为第二峰值一部分而注入的电子不能非常有效地由HHI完全中和。因此，在利用HHI擦除时，电子往往留在氮化物中。在写/擦除周期之后，积累的电子使得擦除的阈值电压升高，导致了用于存储器工作的不足的电压裕度。
窄的电子分布允许在单独的存储器单元中存储两个离散的数据状态。独立的数据状态可以存储在两个源/漏端中的每一个，在存储器单元的两个比特之间不存在严重的互串干扰。然而，用于产生窄的电子分布所需的高编程栅电压的使用，需要能够处理该高的栅电压的大的外围晶体管。为了承受诸如10伏的栅电压，晶体管必须利用厚的栅氧化物，该厚的栅氧化物直接增加了所需外围电路的尺寸。现有的非易失存储器模块利用具有足够高的用于电荷定位的栅偏置的存储介质层，该非易失存储器模块，典型地具有尺寸缺陷，特别是在需要快速读取访问时间时。
附图说明
本发明借助于示例说明，并且不限于附图，在附图中相同的附图标记表示相似的元件。
图1以截面的形式示出了在其中的沟道中具有不需要的电荷存储分布的存储器单元；
图2-7以截面的形式示出了根据本发明的一种形式的利用多步骤编程的存储器单元；
图8以流程图的形式说示出存储器单元的多步骤编程方法；
图9以流程图的形式示出了利用多步骤编程对存储器阵列编程的方法；
图10以截面的形式示出了利用多步骤编程的存储器单元的另一形式；
图11-15以截面的形式示出了制造利用多步骤编程的存储器单元的栅叠层结构的另一形式；
图16-20以截面的形式示出了制造利用多步骤编程的存储器单元的栅叠层结构的另一形式；以及
图21-25以截面的形式示出了利用多步骤编程的根据本发明的另一形式的存储器阵列。
本领域的技术人员应该理解在附图中示出的元件仅用于简化和清晰目的，没有必要依比例绘制。例如，附图中的某些元件的尺寸可以相对于其它元件放大，以有助于改善对本发明的实施例的理解。
具体实施方式
图1中示出了一种具有NVM(非易失存储器)单元或存储器单元10的半导体器件。存储器单元10具有衬底12，该衬底由数种半导体材料中的任何一种半导体材料形成。典型地，衬底12是硅。源14和漏16位于衬底12中，由沟道区域30隔开。覆盖沟道区域的是具有栅24的栅结构。在沟道区域30和一部分源14和漏16上方形成底部介电层18。覆盖底部介电层18的是电荷贮存层20。电荷贮存层20具有多个电荷贮存元件。这些电荷贮存元件中存储的电荷处于不平衡的分布状况下，该分布包括电荷分布尾部34。在一种形式中，电荷贮存层20是氮化物。覆盖电荷贮存层20的是顶部介电层22。在一种形式中，底部介电层18和顶部介电层22是氧化物。覆盖顶部介电层22的是栅24。与栅结构的侧面相邻且覆盖一部分底部介电层18的是侧壁隔层(sidewall spacer)26和28。将电气接触连接到栅24，用于施加栅电压VG，并且将电气接触连接到漏16，用于施加漏电压VD。
在源和漏上具有固定电势并且衬底12(即，阱)上具有偏置的情况下，施加栅电压，通过热载流子注入对存储器单元10进行编程，此时在沟道区域30的边缘处产生所需的电荷注入量。而且，不需要的电荷注入量可能产生在沟道区域30的内部部分作为偏置条件的结果产生电荷分布尾部34。需要的和不需要的电荷注入量的产生得出了所示出的存储电荷分布。存储器单元10内部的不需要的电荷注入可能干扰多比特每单元存储器以及单比特每单元存储器的正确读取操作。因此，图1说明意在示出任一类型的存储器单元结构。在这两种结构中，不需要的电荷的堆积可以使得被擦除的单元呈现为已被编程。例如，对于单比特单元和多比特单元，选定比特呈现为保持已编程，即使在通过非均匀擦除技术，诸如热空穴注入擦除之后。对于多比特存储器单元实现方案，在读取未被编程的存储器单元中的相邻比特时，由于该不需要的电荷，可能出现错误。例如，图1示出了，在读取过程中与漏16相邻的耗尽区域32的屏蔽效应外部，存在电荷。存储器单元10的内部部分中的不需要的电荷在存储器单元10的未编程比特的读取过程中对沟道区域30产生有害影响。
图2中示出了存储器单元36的初始形成过程和与形成存储器单元36相关联的方法。提供衬底38，其中衬底38可以是多种半导体材料中的任何一种半导体材料，并且典型地是硅。在一部分衬底38上方形成底部介电层40。在一种形式中，底部介电层40是氧化物。覆盖底部介电层40的是电荷贮存层42。在一种形式中，电荷贮存层42的是氮化物层。覆盖电荷贮存层42的是顶部介电层44。在一种形式中，顶部介电层44是氧化物。覆盖顶部介电层44的是栅46，该栅46具有足以用于限定存储器单元36的沟道所需的宽度。在一种形式中，栅46是多晶硅，但是可以利用多种其它半导体和传导材料。覆盖抗反射涂(ARC)层48的是栅46。
在图2示出的形式中，通过底部介电层40、电荷贮存层42、顶部介电层44、栅46和ARC层48的传统的刻蚀技术，产生了存储器单元栅叠层。电荷贮存层42通过电气绝缘层与衬底38和栅46隔开，并且可由施加到栅46的偏置电压控制。
图3中示出了存储器单元36的进一步处理。将栅叠层暴露于传统的氧化环境中，该氧化环境具有充分地侵蚀性，以消耗栅46的栅材料。作为栅材料消耗的结果，叠层边缘处的顶部介电层44的产生的栅氧化物的厚度增加，且比顶部介电层44的中心处的栅氧化物的厚度厚。氧化物变厚的程度应与所需的已编程电荷分布的宽度相似。因此，根据所需的顶部介电层44的边缘的厚度，设定存储器单元36暴露于氧化环境的时间。氧化环境产生了侧壁氧化物50和侧壁氧化物52。在所示出的形式中，示出顶部介电层44的边缘厚度54和边缘厚度58大于顶部介电层44的内部厚度56。
图4中示出了存储器单元36的进一步处理。在栅叠层结构附近通过离子注入，形成源60和漏62以限定栅46下面的衬底38中的沟道。此外，形成侧壁隔层64和侧壁隔层66并构图为存储器单元36的栅叠层周围的连续的隔层结构。在一种形式中，侧壁隔层64和66由氮化物形成。在形成侧壁隔层64和66之前，移除ARC层48以暴露栅46。
图5中示出了存储器单元36的进一步处理，其中进行了对栅46、源60、漏62和衬底38的电气接触。将源偏置电压VS连接到源60。将栅偏置电压VG连接到栅46。将漏偏置电压VD连接到漏62。将阱电压VW连接到衬底38。假设用于存储器单元36的编程操作的示例性偏置条件为，栅偏置电压为6伏、漏偏置电压为3伏并且阱电压为-2伏。在该示例性偏置条件中，在电荷贮存层42中得出图5所示的电荷分布。提供所需的编程电荷69，其中大部分电荷存在于与漏62相邻的电荷贮存层42的边缘或横向边界处。电荷分布朝向存储器单元36的中心逐渐减少。然而，不需要的电荷分布尾部68也存在于电荷贮存层42的中心区域中。如前文提及，电荷分布尾部68是不需要的，并且可能导致存储器单元在未被编程时呈现为已被编程。应当注意，在此处公开的该实施例和其它实施例中，栅电压相对于衬底38的极性可以如上文所讨论的为正或为负。栅极性取决于栅46的边界或边缘处的底部介电层40或顶部介电层44中的哪一个较厚。当栅46的边缘处的顶部介电层44比底部介电层厚时，如图5所示，栅电压相对于衬底38为正。
图6中示出了额外的编程步骤，校正或补偿图5的电荷分布尾部68。在该操作中，在存储器单元36的右手侧执行比特编程的第二步骤。第二步骤用于清除沟道上方的内部区域70中的电荷分布尾部68中的不需要的电荷。在一种形式中，约7伏的栅偏置电压用于VG。约-7伏的偏置电压用作电压VW、VD和VS。在这些偏置条件下，通过如图6中的从电荷贮存层42到栅46的箭头指示的电子隧穿，基本上移除不需要的电荷。由于顶部介电层44中心中的顶部介电层44比边缘的薄，因此此处场最高，在此处发生电子隧穿。相似地，在存储器单元36的中心部分中，可以将空穴从栅46注入到电荷贮存层42。结果将电荷贮存层42的内部部分中不需要的电荷减少到对存储器单元36的读取有极小影响的数目。顶部介电层44的较厚区域中的隧穿最小，由此当前存在于这些区域中的电荷未明显改变。
在所示的形式中，栅46和衬底38之间的总电压可以为9到20伏。该总电压必须足够低，以最小化外围中辅助电路(未示出)的成本。如果电压差过高，则可以修改电荷贮存层42中所需的电荷。然而，如果在“清除”编程步骤过程中，栅46和衬底38之间的电压太低，则不需要的电荷的隧穿可能会太低或者无效。对于传统工艺，电压范围为12和14伏的总量值是典型的。然而，应当理解，该范围将依赖于工艺参数和器件配置而变化。
图7中示出了编程的存储器单元36。示出了得到的编程电荷72，其中电荷贮存层42中存储的电荷更加有效地集中在漏62附近的电荷贮存层42的边缘或边界处。在结构上，存储器单元36具有电荷贮存层42和栅46之间的变化的栅电介质厚度。特别地，有意地使该电介质厚度比存储器单元36的中心的电介质厚度厚，以允许第二编程步骤中的电子隧穿，但是在中心区域外部由于顶部介电层44的增加的厚度抑制电子隧穿。
图8中示出了根据本发明的一种形式的存储器的多步骤编程方法的流程图。在开始步骤74之后，在步骤76中提供存储器单元。在步骤78中，利用热载流子注入(HCI)对存储器单元进行编程，产生存储器单元的沟道区域的边缘部分上方的存储器单元的电荷贮存层中所需的已编程电荷。在编程过程中，还产生在沟道区域的内部部分上方的电荷贮存层中不需要的已编程电荷。在步骤80中，利用去往和/或来自电荷贮存层的内部部分的电荷隧穿，执行清除。在步骤82中，完成编程并且结束单元的编程。
图9中示出了利用多步骤编程的存储器阵列编程的方法的流程图。在开始步骤84之后，在步骤85中提供存储器阵列。然后执行两步骤编程93。起初，在步骤86中，对存储器阵列的选定部分进行编程。在第二步骤，即步骤87中，利用存储器阵列的选定部分的电荷隧穿，执行清除。在两步骤编程93之后，在步骤83中执行验证。在步骤88中，确定覆盖存储器阵列的选定部分中的每个存储器单元器件的沟道上方的内部区域中的不需要的电荷的编程和清除是否成功。如果清除成功，则在步骤90中确定是否对存储器阵列的其它存储器部分进行编程。如果不成功，则步骤92编程结束。如果存在额外的待执行的阵列编程，则执行步骤91，其中将存储器阵列的下一部分选择为选定部分。如果编程和清除步骤88不成功，则执行步骤89，其中在执行步骤91之前，利用较低的偏置电压对存储器阵列的选定部分进行编程。在步骤91之后，利用两步骤编程93的另一次迭代继续编程，后续步骤如上文所述。
图10中以截面的形式示出了利用多步骤编程的存储器单元36’的另一形式。为了便于说明，对与存储器单元36的形式相似的元件进行类似地编号。在所示出的形式中，存储器单元36’具有电荷贮存层42的边缘处的上面和下面的增加的氧化物厚度。在发生氧化时形成侧壁衬垫(liner)100和102，消耗了边缘处的一部分电荷贮存层42。氧化产生了底部介电层40的增加的边缘氧化物厚度104和增加的边缘氧化物厚度108。底部介电层40的内部氧化物厚度106显著薄于边缘氧化物厚度104和106。相似地，顶部介电层44具有增加的边缘氧化物厚度110和增加的边缘氧化物厚度114，但是内部氧化物厚度112小于边缘氧化物厚度110和114。作为氧化的结果，产生了对电荷贮存层42的上和下边缘表面的弯曲。发生的氧扩散的程度依赖于底部介电层40和顶部介电层44的氧化物厚度。在底部氧化物层的边缘处是否存在显著氧化由两个重要因素控制。第一，氧扩散的程度。第二，来自覆盖层的应力未抑制氧化速率，但是底部介电层40的较小尺寸确实固有地抑制扩散。当氧化出现在底部介电层40的边缘处时，体积由于氧化向上推动电荷贮存层而增加，导致了图10的结构。应当理解，电荷贮存层42的每个边缘处的两个氧化增加的区域可能导致第二编程步骤，即步骤87过程中所需的较低的工作电压范围。换言之，栅46处所需的编程电压相对于衬底38以及源和漏处所需的电压较低，其中衬底38以及源和漏垂直于图10的视图，因此不可见。
图11中以截面的形式示出了另一存储器单元，即存储器单元111，该存储器单元通过多个步骤编程。通过提供衬底212形成存储器单元111。覆盖衬底212的是氧化物层214。覆盖氧化物层214的是氮化物层116。覆盖氮化物层116的是氧化物层118。覆盖氧化物层118的是具有开口122的构图的掩模层120。在一种形式中，构图的掩模层120由氮化物形成，但是其它的材料也可用于实现掩模。
在图12中，沿构图的掩模层120形成侧壁隔层124。沿开口122中的构图的掩模层120的侧面利用连续材料形成侧壁隔层124，但在该截面视图中呈现在两个区域中。在一种形式中，侧壁隔层124由多晶硅形成。通过适当位置的侧壁隔层124，移除开口122中的氧化物层118的剩余的暴露部分。在一种形式中，利用传统的湿法刻蚀实现移除。
图13中示出了存储器单元111的进一步处理。移除图12的侧壁隔层124。一旦移除侧壁隔层124，形成共形氧化物层126。氧化物层126可以通过淀积氧化物材料形成，或者可替换地，可以通过传统的热氧化形成。此外，淀积材料的传导层用作栅128。在一种形式中，利用多晶硅形成栅128。然而，可以使用其它传导材料。
图14中示出了存储器单元111的进一步处理。通过移除栅128的材料，移除部分栅128，其中栅128以高于氧化物层126的顶部高度存在。特别地，利用化学机械研磨(CMP)工艺实现一部分栅128的移除。图14中示出了存储器单元111的产生结构。通过CMP移除步骤移除构图的掩模层120上方存在的栅128的所有栅材料。
图15中示出了存储器单元111的进一步处理。利用掩模(未示出)使用传统的各向异性干法刻蚀产生栅叠层结构以形成所示的存储器单元111。特别地，除了被移除的部分氧化物层118、氮化物层116和氧化物层214之外，移除构图的掩模层120。而且，移除与栅128的上部横向相邻的部分氧化物层126。在另一实施例中，栅层128的剩余部分用作构图的掩模层120、氧化物层118、氮化物层116和氧化物层214的移除过程中的硬掩模。在该可替换的实施例中，不需要额外的掩模构图。位于栅128下面的氧化物层126的剩余部分的中心部分的厚度小于其边缘处的厚度。在栅叠层的周界处，氧化物厚度130包括氧化物层118的厚度与氧化物层126的厚度的组合。由于两种材料均是氧化物，因此在物理特性上不能区分，因此氧化物层118的剩余部分用虚线示出。因此，应当注意，使用该实施例，在厚度上，仅修改了上面的氧化物，即氧化物层126，而非下面的氧化物，即氧化物层214，并且氧化物层126厚度的修改经由掩模步骤实现。由于存储器单元111具有的栅氧化物的边缘厚度大于其中心厚度，因此前面描述的多步骤编程方法可用于存储器单元111，以提高编程可靠性。
图16中示出了存储器单元132，其中在比较边缘区域和中心区域时，上氧化物层和下氧化物层均具有变化的厚度。特别地，衬底134具有上覆的底部氧化物层136。形成构图的掩模层138，覆盖底部氧化物层136，且具有开口139。
图17中示出了存储器单元132的进一步处理。在开口139中的构图的掩模层138的侧壁上形成侧壁隔层140。此外，移除底部氧化物层136的剩余的暴露部分。沿开口139中的构图的掩模层138的侧面，利用连续材料形成侧壁隔层140，但是在该截面视图中呈现在两个区域中。在一种形式中，侧壁隔层140是氮化物隔层。通过传统的湿法刻蚀移除底部氧化物层136的暴露部分。
图18中示出了存储器单元132的进一步处理。特别地，在开口139中形成底部氧化物层142，且典型地比横向相邻的底部氧化物层136薄。多种类型的氧化物，诸如二氧化硅，可用于实现此处描述的氧化物层。
图19中示出了存储器单元132的进一步处理。起初，移除侧壁隔层140。通过淀积形成共形氮化物层144。在一种形式中，氮化物层144是氮化硅，但是可以使用其它的氮化物。淀积或者热生长顶部氧化物层146覆盖氮化物层144。覆盖顶部氧化物层146的是栅148。在一种形式中，栅148是多晶硅，但是可以通过多种可替换的传导材料实现。栅148通过传统的多晶硅淀积形成。
图20中示出了存储器单元132的进一步处理，以产生存储器单元，在该存储器单元中，栅叠层中的下面的栅氧化物在栅叠层的中心处和边缘处具有显著不同的厚度。起初，在原始开口139外部的部分中通过CMP平整化并移除栅148。利用掩模(未示出)选择性地刻蚀图19中的存储器单元132的结构以产生图20中示出的栅叠层。应当注意，由于形成底部氧化物层136厚于底部氧化物层142，因此底部氧化物层150在其外部周界处具有增加的厚度。作为底部氧化物层150的截面轮廓的结果，存储器单元132可以利用上文描述的多步骤编程方法进行可靠的编程。由于附图标记136和142均表示氧化物，由于通常认为实际的器件不具有可见的界面，因此独立形成的元件之间的界面在图20中通过虚线示出。因此，显然提供了一种方法和具有栅的存储器单元，该栅具有与厚度变化的衬底相邻的下面的氧化物和与厚度基本上相同的栅相邻的上面的氧化物。
图21中示出了根据本发明的另一形式形成的存储器阵列152。衬底154具有上覆的底部氧化物层156。衬底154可以具有多种材料，且在一种形式中为硅。底部氧化物层156可以使用多种氧化物材料实现，且在一种形式中为二氧化硅。覆盖在底部氧化物层156的是电荷贮存层158。电荷贮存层158可以利用多种材料实现，且在一种形式中为氮化物。顶部氧化物层160位于电荷贮存层158上面。覆盖顶部氧化物层160的是栅162。尽管栅162可以利用多种传导材料中的任何传导材料实现，但栅162的一种实现方案为利用多晶硅。
图22中示出了存储器阵列152的进一步处理。形成ARC(抗反射涂覆)层164覆盖栅162。ARC层164传统上用于保护下面的层。在其中不存在ARC层164的位置，执行传统的湿法刻蚀以移除栅162、顶部氧化物层160和电荷贮存层158的所有部分。
图23中示出了存储器阵列152的进一步处理。存储器阵列152经历氧化环境以沿栅162、顶部氧化物层160、电荷贮存层158的暴露的侧表面和底部氧化物156的暴露的顶表面形成侧壁氧化物衬垫166和侧壁氧化物168。作为氧化的结果，顶部氧化物层160的外部周界或者外边缘处的高度相对于顶部氧化物层160的中心区域中的高度增加。
图24中示出了存储器阵列152的进一步处理。提供掩模并且执行传统的湿法刻蚀以移除ARC层164、栅162、顶部氧化物层160和电荷贮存层158的中心部分。结果是产生了存储器阵列152中的两个栅叠层，分别用于形成存储器单元170和存储器单元172。沿栅162的第一暴露侧面形成氧化物衬垫175。相似地，沿栅162的第二暴露侧面形成侧壁氧化物衬垫185。形成侧壁衬垫174，与侧壁氧化物衬层166相邻，且形成侧壁衬层176，与侧壁氧化物衬垫175相邻。形成侧壁衬层184，与侧壁氧化物衬垫185相邻，且形成侧壁衬垫186，与侧壁氧化物衬层168相邻。在衬底154中形成用于存储器单元170的漏178。在衬底154中形成用于存储器单元172的漏182。在衬底154中形成用于存储器单元170和存储器单元172的公共源180。
在工作中，存储器单元170和存储器单元172中的每一个都存储单个比特每存储器单元。与每个存储的比特相关联的电荷存储在其中存在顶部氧化物层160的较厚的氧化物的电荷贮存层158的侧面上。存储器单元170和存储器单元172共享公共源180。通过与公共源180相反的侧面对每个存储器单元170和存储器单元172编程。如果通过非均匀擦除装置擦除存储器单元170和存储器单元172，则该结构是有用的。存储器阵列152的存储器单元结构使得电荷远离公共源180，从而防止不正确读取。换言之，擦除的存储器单元在未被编程时并未呈现为已被编程。
到此为止，显然已经提供了多种存储器单元结构和避免后续不正确操作的一种编程技术。通过使得存储器单元的栅氧化物具有外部周界处的鸟喙状结构，多个编程步骤将主要将所需已编程比特中的电荷存储重新分布，且避免无意中对非预期的比特编程。在HCI编程之后，在远离存储器单元的源和漏处进一步注入某些电子，超出所需的。这些电子促成了在存储器单元的沟道中的残余电荷的堆积。通过在第二编程步骤中向栅施加相对于源、漏和衬底的正脉冲，电子经由中间的绝缘层，将隧穿离开电荷贮存层并且空穴将隧穿进入电荷贮存层。因此，移除存储器单元中心的残余的负电荷。边缘处的氧化物的鸟喙厚度防止比特中存储的电荷被显著修改。
应当注意，此处描述的第二编程步骤等同地应用于单个比特单元每存储器结构和两个比特单元每存储器结构。还应当注意，有利的是，将此处描述的多个编程步骤应用于大量的存储器比特，原因在于，其是隧穿的，且是低电流工作。因此，每比特实现第二步骤的总时间是相对小的。
在一种形式中，此处提供了一种具有衬底的存储器单元，该衬底具有沟道区域。第一介电层位于衬底上方。电荷贮存层位于第一介电层上方。第二介电层位于电荷贮存层上方，第二介电层具有比第二部分厚的第一部分。第一部分覆盖至少一部分沟道区域。栅极位于第二介电层上方和沟道区域上方。栅极的第一侧壁位于第二介电层的第一部分上方。在一种形式中，第二介电层具有比第二部分厚的第三部分，第二部分覆盖至少一部分沟道区域，并且与第一侧壁相对的栅极的第二侧壁位于第一介电层的第二部分上方。在另一形式中，第二介电层的第一部分与第二介电层的边缘相邻。在另一形式中，第一部分比第二部分厚约5到10埃。在一种形式中，电荷贮存层是多个离散的贮存元件。在另一形式中，电荷贮存层是氮化物。在一种形式中，第二介电层的第一部分下面的电荷贮存层的第一部分能够存储第一值。在另一形式中，电荷贮存层的第二部分能够存储第二值。在另一形式中，第一介电层具有第一部分和第二部分，第一部分比第二部分厚，并且第一部分覆盖至少一部分沟道区域。在一种形式中，衬底具有第一源/漏区域和第二源/漏区域，沟道区域位于第一和第二源/漏区域之间，其中第一源/漏区域由第二存储器单元共享。在一种形式中，第一部分位于至少一部分第二源/漏区域上方。在另一形式中，第二介电层是氧化物。
在另一方面，此处提供了一种具有衬底的存储器单元，该衬底具有沟道区域。第一介电层位于衬底上方。第一介电层具有比第二部分厚的第一部分，并且第一部分覆盖至少一部分沟道区域。电荷贮存层位于第一介电层上方。第二介电层位于电荷贮存层上方。栅极位于第二介电层上方和沟道区域上方，其中，栅极的第一侧壁位于第二介电层的第一部分上方。在另一形式中，第二介电层具有比第二部分厚的第三部分。第二部分覆盖至少一部分沟道区域，其中，与第一侧壁相对的栅极的第二侧壁位于第二介电层的第二部分上方。在另一形式中，第一介电层的第一部分与第一介电层的边缘相邻。在另一形式中，第一部分比第二部分厚约5到10埃。在一种形式中，电荷贮存层具有多个离散的贮存元件。在另一形式中，电荷贮存层是氮化物。在另一形式中，第一介电层的第一部分上方的电荷贮存层的第一部分能够存储第一值。在另一形式中，电荷贮存层的第二部分能够存储第二值。
此处还提供了一种具有衬底的存储器单元结构。第一存储器件具有第一栅极、第一电荷贮存层和第一介电层。第一电荷贮存层和第一介电层位于衬底和第一栅极之间。第一介电层具有比第二部分厚的第一部分。第二存储器件与第一存储器单元相邻。第一源/漏区域由第一和第二存储器件共享。在一种形式中，第二源/漏区域对应于第一存储器件，其中，第一存储器件的沟道区域位于第一源/漏区域和第二源/漏区域之间，其中，第一介电层的第一部分相比于第一源/漏区域更接近于第二源/漏区域。在另一形式中，第二存储器件包括第二栅极、第二电荷贮存层和第二介电层。在该形式中，第二介电层和第二电荷贮存层位于衬底和第二栅极之间，并且第二介电层具有比第二部分厚的第一部分。
在前面的说明书中，参考具体的实施例描述了本发明。然而，本领域的普通技术人员应该理解，在不偏离以下权利要求中阐述的本发明的范围的前提下，可以做出多种修改和改变。例如，可以将存储器单元结构实现为独立的非易失存储器或者嵌入式存储器。可以实现多种电荷存储材料，诸如纳米团簇材料，以替代氮化物电荷存储材料。因此，应将说明书和附图视为说明性的而非限制性的，并且所有该修改方案意在包含在本发明的范围内。
上文描述了关于具体的实施例的益处、其它优点以及问题的解决方案。然而，不应将该益处、优点、问题的解决方案以及可以产生任何益处、优点或解决方案或者使其变得更加显著的任何要素解释为任何或所有权利要求的关键的、必需的或基本的特征或要素。如此处使用的术语“包括”或者其任何变化意在覆盖非排他性内含物，由此包括一列要素的工艺、方法、物体或装置不仅包括这些要素，还可以包括未明确列出的或者对于该工艺、方法、物体或装置是固有的其它要素。如将此处使用的术语“一个”限定为一个或不止一个。如将此处使用的术语“多个”限定为两个或多于两个。如将此处使用的术语“另一”限定为至少第二个或更多。如将此处使用的术语“包括”和/或“具有”限定为包括(即，开放式语言)。如在此处使用的术语“耦合”限定为连接，没有必要是直接连接，也没有必要是机械连接。
Claims (23)
1.一种存储器单元，包括：
衬底，具有沟道区域；
第一介电层，位于所述衬底上方；
电荷贮存层，位于所述第一介电层上方；
第二介电层，位于所述电荷贮存层上方，所述第二介电层具有比第二部分厚的第一部分，所述第一部分覆盖所述沟道区域的至少一部分；以及
栅极，位于所述第二介电层上方和所述沟道区域上方，其中，所述栅极的第一侧壁位于所述第二介电层的所述第一部分上方。
2.根据权利要求1所述的存储器单元，其中，所述第二介电层具有比所述第二部分厚的第三部分，所述第二部分覆盖所述沟道区域的至少一部分，其中，与所述第一侧壁相对的所述栅极的第二侧壁位于所述第一介电层的所述第二部分上方。
3.根据权利要求1所述的存储器单元，其中，所述第二介电层的所述第一部分与所述第二介电层的边缘相邻设置。
4.根据权利要求1所述的存储器单元，其中，所述第一部分比所述第二部分厚约5到10埃。
5.根据权利要求1所述的存储器单元，其中，所述电荷贮存层包括离散的贮存元件。
6.根据权利要求1所述的存储器单元，其中，所述电荷贮存层包括氮化物。
7.根据权利要求1所述的存储器单元，其中，所述第二介电层的所述第一部分下方的所述电荷贮存层的第一部分能够存储第一值。
8.根据权利要求7所述的存储器单元，其中，所述电荷贮存层的第二部分能够存储第二值。
9.根据权利要求1所述的存储器单元，其中，所述第一介电层具有第一部分和第二部分，所述第一部分比所述第二部分厚，所述第一部分覆盖所述沟道区域的至少一部分。
10.根据权利要求1所述的存储器单元，其中，所述衬底进一步包括第一源/漏区域和第二源/漏区域，所述沟道区域位于所述第一和第二源/漏区域之间，其中，所述第一源/漏区域由第二存储器单元共享。
11.根据权利要求10所述的存储器单元，其中，所述第一部分位于至少一部分所述第二源/漏区域上方。
12.根据权利要求1所述的存储器单元，其中，所述第二介电层包括氧化物。
13.一种存储器单元包括：
衬底，具有沟道区域；
第一介电层，位于所述衬底上方，所述第一介电层具有比第二部分厚的第一部分，并且所述第一部分覆盖所述沟道区域的至少一部分；
电荷贮存层，位于所述第一介电层上方；
第二介电层，位于所述电荷贮存层上方；以及
栅极，位于所述第二介电层上方和位于所述沟道区域上方，其中，所述栅极的第一侧壁位于所述第二介电层的所述第一部分上方。
14.根据权利要求13所述的存储器单元，其中，所述第二介电层具有比所述第二部分厚的第三部分，所述第二部分覆盖所述沟道区域的至少一部分，其中，与所述第一侧壁相对的所述栅极的第二侧壁位于所述第二介电层的所述第二部分上方。
15.根据权利要求13所述的存储器单元，其中，所述第一介电层的所述第一部分与所述第一介电层的边缘相邻设置。
16.根据权利要求13所述的存储器单元，其中，所述第一部分比所述第二部分厚约5到10埃。
17.根据权利要求13所述的存储器单元，其中，所述电荷贮存层包括离散的贮存元件。
18.根据权利要求13所述的存储器单元，其中，所述电荷贮存层包括氮化物。
19.根据权利要求13所述的存储器单元，其中，所述第一介电层的所述第一部分上方的所述电荷贮存层的第一部分能够存储第一值。
20.根据权利要求19所述的存储器单元，其中，所述电荷贮存层的第二部分能够存储第二值。
21.一种存储器单元结构，包括：
衬底；
第一存储器件，具有第一栅极、第一电荷贮存层和第一介电层，所述第一电荷贮存层和所述第一介电层位于所述衬底和所述第一栅极之间，并且第一介电层具有比第二部分厚的第一部分；
第二存储器件，与所述第一存储器单元相邻；以及
第一源/漏区域，由所述第一和第二存储器件共享。
22.根据权利要求21所述的存储器单元结构，进一步包括：
第二源/漏区域，对应于所述第一存储器件，其中，所述第一存储器件的沟道区域位于所述第一源/漏区域和所述第二源/漏区域之间，其中，所述第一介电层的所述第一部分相比于所述第一源/漏区域更接近于所述第二源/漏区域。
23.根据权利要求21所述的存储器单元结构，其中，所述第二存储器件包括第二栅极、第二电荷贮存层和第二介电层，所述第二介电层和第二电荷贮存层位于所述衬底和所述第二栅极之间，并且所述第二介电层具有比第二部分厚的第一部分。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/341,813 | 2006-01-27 | ||
| US11/341,813 US7317222B2 (en) | 2006-01-27 | 2006-01-27 | Memory cell using a dielectric having non-uniform thickness |
| PCT/US2006/061850 WO2007111732A2 (en) | 2006-01-27 | 2006-12-11 | Memory cell using a dielectric having non-uniform thickness |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101336486A true CN101336486A (zh) | 2008-12-31 |
| CN101336486B CN101336486B (zh) | 2011-08-03 |
Family
ID=38321206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800518809A Active CN101336486B (zh) | 2006-01-27 | 2006-12-11 | 使用具有非均匀厚度的电介质的存储器单元 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7317222B2 (zh) |
| KR (1) | KR101315789B1 (zh) |
| CN (1) | CN101336486B (zh) |
| TW (1) | TWI413238B (zh) |
| WO (1) | WO2007111732A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106373962A (zh) * | 2015-07-20 | 2017-02-01 | 中芯国际集成电路制造(上海)有限公司 | 闪存及其制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9412598B2 (en) * | 2010-12-20 | 2016-08-09 | Cypress Semiconductor Corporation | Edge rounded field effect transistors and methods of manufacturing |
| CN102938405B (zh) * | 2012-11-02 | 2016-03-23 | 上海华力微电子有限公司 | 一种B4-flash器件及其制作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191556A (en) * | 1991-03-13 | 1993-03-02 | Advanced Micro Devices, Inc. | Method of page-mode programming flash eeprom cell arrays |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| EP1120836A1 (en) * | 2000-01-28 | 2001-08-01 | STMicroelectronics S.r.l. | Memory cell structure integrated on semiconductor |
| JP3966707B2 (ja) * | 2001-02-06 | 2007-08-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002280465A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| TW575960B (en) * | 2001-12-18 | 2004-02-11 | Infineon Technologies Ag | Memory cell with trench transistor |
| US6753242B2 (en) * | 2002-03-19 | 2004-06-22 | Motorola, Inc. | Integrated circuit device and method therefor |
| US6735123B1 (en) * | 2002-06-07 | 2004-05-11 | Advanced Micro Devices, Inc. | High density dual bit flash memory cell with non planar structure |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US6898128B2 (en) * | 2003-07-18 | 2005-05-24 | Freescale Semiconductor, Inc. | Programming of a memory with discrete charge storage elements |
| KR100630680B1 (ko) * | 2004-03-19 | 2006-10-02 | 삼성전자주식회사 | 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 |
| US7910429B2 (en) * | 2004-04-07 | 2011-03-22 | Promos Technologies, Inc. | Method of forming ONO-type sidewall with reduced bird's beak |
| US6963508B1 (en) * | 2004-04-22 | 2005-11-08 | Fuja Shone | Operation method for non-volatile memory |
| US7209390B2 (en) * | 2004-04-26 | 2007-04-24 | Macronix International Co., Ltd. | Operation scheme for spectrum shift in charge trapping non-volatile memory |
-
2006
- 2006-01-27 US US11/341,813 patent/US7317222B2/en active Active
- 2006-12-11 KR KR1020087018457A patent/KR101315789B1/ko active IP Right Grant
- 2006-12-11 WO PCT/US2006/061850 patent/WO2007111732A2/en active Application Filing
- 2006-12-11 CN CN2006800518809A patent/CN101336486B/zh active Active
- 2006-12-27 TW TW095149108A patent/TWI413238B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106373962A (zh) * | 2015-07-20 | 2017-02-01 | 中芯国际集成电路制造(上海)有限公司 | 闪存及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007111732A2 (en) | 2007-10-04 |
| TW200746401A (en) | 2007-12-16 |
| US20070176226A1 (en) | 2007-08-02 |
| KR101315789B1 (ko) | 2013-10-14 |
| KR20080098011A (ko) | 2008-11-06 |
| WO2007111732A3 (en) | 2008-05-02 |
| CN101336486B (zh) | 2011-08-03 |
| US7317222B2 (en) | 2008-01-08 |
| TWI413238B (zh) | 2013-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100530600C (zh) | 形成非易失性半导体内存组件的方法 | |
| CN100517760C (zh) | 存储器件及其制造方法 | |
| JPH09134973A (ja) | 半導体装置およびその製造方法 | |
| US6624466B2 (en) | Implant method for forming Si3N4 spacer | |
| JP4834303B2 (ja) | スプリットゲート型フラッシュメモリ装置の製造方法 | |
| KR100261191B1 (ko) | 비휘발성 메모리소자 및 제조방법 | |
| CN101336486B (zh) | 使用具有非均匀厚度的电介质的存储器单元 | |
| US20030227049A1 (en) | Non-volatile semiconductor memory device | |
| KR19990002660A (ko) | 반도체 소자의 제조 방법 | |
| CN102044545A (zh) | 分立栅快闪存储器及其制造方法 | |
| KR20020007864A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| CN109727986B (zh) | 分栅闪存的制造方法 | |
| US7714374B2 (en) | Structure and fabrication method of flash memory | |
| US20020048882A1 (en) | Method of fabricating memory cell structure of flash memory having annular floating gate | |
| JPH08148587A (ja) | 不揮発性半導体記憶装置 | |
| US6274418B1 (en) | Method of manufacturing flash memory cell | |
| US20070048936A1 (en) | Method for forming memory cell and periphery circuits | |
| US7391659B2 (en) | Method for multiple step programming a memory cell | |
| US7566930B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR0135239B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| US7537992B2 (en) | Method for manufacturing flash memory device | |
| US20070166935A1 (en) | Method of fabricating nonvolatile memory device | |
| US6242307B1 (en) | Method of fabricating flash memory | |
| KR100600955B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조방법 | |
| KR100206960B1 (ko) | 불휘발성 메모리 셀 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Texas in the United States Patentee after: NXP America Co Ltd Address before: Texas in the United States Patentee before: Fisical Semiconductor Inc. |
|
| CP01 | Change in the name or title of a patent holder |