CN101331683B - 二进制分频器 - Google Patents
二进制分频器 Download PDFInfo
- Publication number
- CN101331683B CN101331683B CN2006800476083A CN200680047608A CN101331683B CN 101331683 B CN101331683 B CN 101331683B CN 2006800476083 A CN2006800476083 A CN 2006800476083A CN 200680047608 A CN200680047608 A CN 200680047608A CN 101331683 B CN101331683 B CN 101331683B
- Authority
- CN
- China
- Prior art keywords
- frequency
- signal
- control signal
- frequency division
- set point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 101150066284 DET2 gene Proteins 0.000 claims abstract description 69
- 102000012677 DET1 Human genes 0.000 claims abstract description 45
- 101150113651 DET1 gene Proteins 0.000 claims abstract description 45
- 230000001360 synchronised effect Effects 0.000 claims abstract description 24
- 229910002056 binary alloy Inorganic materials 0.000 claims description 16
- 238000006073 displacement reaction Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 13
- 101100484492 Arabidopsis thaliana VHA-C gene Proteins 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 14
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 6
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 6
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 6
- QHLFJSMAWAWVRU-UHFFFAOYSA-N n-(5-chloro-4-methyl-1,3-thiazol-2-yl)propanamide Chemical compound CCC(=O)NC1=NC(C)=C(Cl)S1 QHLFJSMAWAWVRU-UHFFFAOYSA-N 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 4
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 4
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 102100022734 Acyl carrier protein, mitochondrial Human genes 0.000 description 2
- 101000678845 Homo sapiens Acyl carrier protein, mitochondrial Proteins 0.000 description 2
- 101000611240 Homo sapiens Low molecular weight phosphotyrosine protein phosphatase Proteins 0.000 description 2
- 101001001294 Homo sapiens Lysosomal acid phosphatase Proteins 0.000 description 2
- 102100035699 Lysosomal acid phosphatase Human genes 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 102100029768 Histone-lysine N-methyltransferase SETD1A Human genes 0.000 description 1
- 101000865038 Homo sapiens Histone-lysine N-methyltransferase SETD1A Proteins 0.000 description 1
- 101000859935 Homo sapiens Protein CREG1 Proteins 0.000 description 1
- 102100027796 Protein CREG1 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
本发明涉及二进制分频器(DIVF2)，其包含由输入信号(CK1)调整级数的计数器(CMPT)，将计数值(VAL)与第一临界值及与第二临界值(B2/2、B2/4)进行比较、并提供与第一种类型的输入信号(CK1)的变化沿同步的第一控制信号和第二控制信号(DET1、DET2)的装置(CP1、CP2)。根据本发明，分频器包含提供至少一个第三控制信号(SDET1、SDET2)的装置(FFB)，其中，第三控制信号相关于第一或第二控制信号(DET1、DET2)中的一个位移输入信号(CK1)的半周期，以及使用根据分频设定值的至少一个最小有效位(b1、b0)的值选出的控制信号产生输出信号(CK2)的控制装置(ALCT)。主要应用于超高频转发器。
Description
本发明涉及硬连线逻辑二进制分频器，其接收确定频率的输入信号并提供具有低于输入频率的频率的输出信号。
硬连线逻辑二进制分频器具有结构简单、实现便宜以及占用的硅表面积小的优点。然而由于其具有各种限制，抵消了上述简易性。具体说，上述分频器提供的输出信号的周期仅能以恒定值增加，该恒定值等于应用于其中的输入信号的周期。同样，输出信号的占空比是不完全恒定的并根据应用于其中的分频设定值而变化。
参照表示二进制分频器DIVF1的经典结构的图1A会更好的理解上述内容。这里设置的分频器用于提供占空比为0.5的输出信号并用4位工作。该分频器包含二进制计数器CMPT、分频器DIV2、两个同步比较器CP1、CP2以及RS型异步触发器(asynchronous flip-flop)RS1。计数器CMPT通过频率为F0的输入信号CK0来调整级数并提供信号CK0在每个上升沿上增加的计数值VAL。计数值VAL应用于各比较器CP1、CP2的输入端。比较器CP1在第二输入端接收临界值REF1，比较器CP2在第二输入端接收临界值REF2。临界值REF1等于B1/2，并利用设定值B1通过分频器DIV2提供。临界值REF2等于设定值B1。
如图1B所示，分频器DIV2是异步移位电路，其通过对小数点后没有任何进位的设定值的b3、b2、b1、b0位执行右移以执行设定值B1的2分频，这样，奇数时临界值REF1的舍入误差等于1，偶数时等于0。
比较器CP1提供与信号CK0的下降沿同步的控制信号DET1，比较器2提供同样与信号CK0的下降沿同步的控制信号DET2。信号DET1应用于触发器RS1的R输入端(用于复位到0的复位输入端)，而信号DET2应用于触发器RS1的S输入端(用于设置为1的设置输入端)。信号DET2作为复位信号应用于计数器CMPT的输入端IN1，用于使计数器复位到1。触发器RS1的Q输出端提供频率为F2的输出信号CK2，其中，F2＝F0/B1。
图2表示设定值B1等于8(即，二进制的1000)时，与输入信号相对应的信号CK2、DET1、DET2和计数值VAL的形态。当计数值复位为1发生在信号CK0的上升沿时，同其增加一样，当控制信号DET1变为1时，信号CK2变为0，当控制信号DET2变为1时，信号CK2变为1，与信号CK0的下降沿同步。
由于二进制分频的舍入误差，输出信号CK2的占空比在设定值B为偶数值时(表示的实例)精确等于0.5，而设定值为奇数值时位移信号CK0的周期T0(T0＝1/F0)。实际上，小数点后没有任何进位的奇数值的2分频得到与之前的偶数值的2分频同样的结果。例如，因为通过右移移除了设定值的最小有效位(least significant bit)，所以4(0100)分频得2(0010)，5(0101)分频也得2(0010)。因此，占空比的精确度根据输入信号CK0的周期T0和分频设定值而变化。分频设定值越高，占空比的误差越低。
此外，输出信号CK2的周期T2的阶跃(最小增量)等于输入信号的周期T0。确切的说，如果设定值B1从B值变为B+I值，输出信号CK2的周期T2则从B*T0变为(B+1)*T0，即B*T0+T0。对应的等于F0/B2+B的频率阶跃同样取决于输入频率F0，尽管其不是线性的，并根据设定值B1的B值变化。
假设这种分频器的电流消耗与输入频率F0成比例增加，在实践中，对于通常由标准确定的输出频率F2来说，期望选择尽可能低的频率F0。
因此，总的来说，应用于分频器输入端的最小频率F0根据输出信号CK2的特征来确定。
例如，在符合EPCTM-GEN2(″Radio-Frequency Identity ProtocolsClass-1 Generation-2-UHF RFID Protocol for Communications at 860MHz-960MHz″(射频识别协议第一类第二代-在860MHz-960MHz通信的超高频射频识别协议))工业标准的无源型RFID非接触集成电路的产品范围内，本发明的发明人面临这样一种需要，即提供其占空比在0.4和0.6之间、其周期可以通过200毫微秒的阶跃调整并且最小周期T2为1.2微秒的输出信号CK2的分频器电路。
因此，用于输出信号周期的200毫微秒的阶跃导致200毫微秒的输入信号周期T0，即输入频率F0为5MHz(1/T0)。最小周期T2为1.2微秒对应频率F2为833KHz，并使得分频设定值等于6。最小分频设定值等于6时，对于最接近6的奇数值、即7的设定值，占空比的最大误差为总共七个周期的输入信号的半周期，即为7％的误差，标准制定的公差范围之内。
然而，输入频率F0为5MHz是很高的频率，这意味着相当大的电流消耗，很少与利用非接触集成电路阅读机发射的周围电场电驱动的无源转发器应用兼容。
因此，本发明的目的是提供用于二进制分频的方法以及二进制分频器的结构，该二进制分频器能够使输入频率降低而不会在频率阶跃的细度以及占空比的误差方面损失其精确度。
通过提供用于对输入信号进行分频并提供频率低于输入频率的输出信号的方法来实现上述目的，该方法包含下列步骤：确定分频设定值，确定根据分频设定值变化的第一临界值和第二临界值，在输入信号的级数上增加计数值，将计数值与第一临界值及与第二临界值比较，以及与第一种类型的输入信号的变化沿同步产生第一控制信号和第二控制信号，该方法进一步包含以下步骤：产生至少一个第三控制信号，该第三控制信号相关于第一或第二控制信号中的一个位移输入信号的半周期，以及使用控制信号产生输出信号，该控制信号根据分频设定值的至少一个最小有效位的值来选择，从而调整输出信号的周期或输出信号的占空比，其精确度至少等于输入信号的半周期。
根据一实施例，本发明方法包含下列步骤：产生第三控制信号，该第三控制信号相关于第一控制信号位移输入信号的半周期，产生第四控制信号，该第四控制信号相关于第二控制信号位移输入信号的半周期，产生频率等于输出信号频率一半的第五控制信号，以及使用根据分频设定值的至少两个最小有效位的值和第五控制信号的值从上述四个控制信号中选出的控制信号产生输出信号。
根据一实施例，本发明方法包含根据分频设定值的最小有效位的值以及第五控制信号的值将计数值循环复位至0或1的步骤。
根据一实施例，输出信号通过异步硬连线逻辑电路来控制，该异步硬连线逻辑电路在输入端接收五个控制信号和至少分频设定值的最小有效位，并提供用于将输出信号分别复位和设置为0和为1的复位信号和设置信号。
根据一实施例，输出信号的频率等于由分频设定值分频后再乘以2的输入信号频率，第一临界值等于分频设定值的二进制4分频的结果，其小数点后没有任何进位，第二临界值等于分频设定值的二进制2分频的结果，其小数点后没有任何进位。
根据一实施例，输出信号的频率等于分频设定值分频后的输入信号频率，第一临界值等于分频设定值的二进制2分频的计算结果，其小数点后没有任何进位，第二临界值等于分频设定值。
本发明还涉及硬连线逻辑二进制分频器，其接收具有确定频率的输入信号并提供频率低于输入频率的输出信号，并包含用于接收分频设定值的输入端，通过输入信号调整级数的包含计数值的计数器，根据分频设定值提供第一和第二临界值的装置，将计数值与第一和第二临界值比较并提供与第一种类型的输入信号的变化沿同步的第一和第二控制信号的装置，提供至少一个相关于第一或第二控制信号中的一个位移输入信号的半周期的第三控制信号的装置，以及使用根据分频设定值的至少一个最小有效位的值选出的控制信号产生输出信号的控制装置，这样输出信号的周期阶跃或者输出信号的占空比可以调整为其精确度至少等于输入信号的半周期。
根据一实施例，分频器包含提供相关于第一控制信号位移输入信号的半周期的第三控制信号的装置，提供相关于第二控制信号位移输入信号的半周期的第四控制信号的装置，产生频率等于输出信号频率一半的第五控制信号的装置，并且这些控制装置被设置为根据分频设定值的至少两个最小有效位的值和第五控制信号值，使用从上述四个控制信号中选出的控制信号来产生输出信号。
根据一实施例，这些控制装置根据分频设定值的最小有效位的值和第五控制信号值，提供信号以将计数器循环复位为计数值等于0或等于1。
根据一实施例，控制装置包含异步硬连线逻辑电路，其在输入端接收五个控制信号以及至少分频设定值的最小有效位，并提供用于分别将输出信号复位和设置为0和为1的复位信号和设置信号。
根据一实施例，分频器包含用于使用分频设定值提供第一临界值的第一二进制分频器，用于使用分频设定值提供第二临界值的第二二进制分频器，与第一种类型的输入信号的变化沿同步的第一逻辑比较器，其在计数值等于第一临界值时提供第一控制信号，与第一种类型的输入信号的变化沿同步的第二逻辑比较器，其在计数值等于第二临界值时提供第二控制信号，与第二种类型的输入信号的变化沿同步的第一触发器，其接收第一控制信号并提供第三控制信号，与第二种类型的输入信号的变化沿同步的第二触发器，其接收第二控制信号并提供第四控制信号，以及与第二种类型的输入信号的变化沿同步的2分频分频器，其接收第三控制信号并提供第五控制信号。
根据一实施例，输出信号的频率等于由分频设定值分频后再乘以2的输入信号频率，第一临界值等于分频设定值的二进制4分频后的结果，其小数点后没有任何进位，第二临界值等于分频设定值的二进制2分频后的结果，其小数点后没有任何进位。
根据一实施例，输出信号的频率等于由分频设定值分频后的输入信号频率，第一临界值等于分频设定值的二进制2分频后的结果，其小数点后没有任何进位，第二临界值等于分频设定值。
本发明还涉及集成电路，特别是无源转发器，其包含根据本发明的分频器。
根据一实施例，分频器的输入信号是内部时钟信号，分频器被设置成提供频率等于由分频设定值分频后再乘以2的输入频率的输出信号，分频设定值由用于计算在外部事件中发生的内部时钟信号的周期数的计数电路提供，并由预定值分频。
在以下根据本发明的二进制分频器的实施例中，将结合下面的附图、但不限于下面的附图，详细解释本发明的上述和其它的目的、特征和优点，其中：
——上述的图1A，1B分别表示典型的二进制分频器以及分频器元件的一个实施例的详图，
——图2是表示图1A的分频器中出现的二进制信号或数值的时序图，
——图3表示根据本发明的二进制分频器，
——图4是根据本发明的分频器中的某些元件的结构的更详细的视图，
——图5是表示根据本发明的分频器中的逻辑控制块的工作的真值表，
——图6是表示根据本发明的分频器中出现的二进制信号或数值的时序图，
——图7示意性地表示超高频(Ultra High Frequency，UHF)转发器的结构，以及
——图8表示图7的转发器中包含根据本发明的分频器的时钟同步电路。
如图1A所示的经典二进制分频器的第一个技术局限是由需要使增加计数值VAL的阶跃与产生控制信号DET1、DET2的阶跃同步而产生的。由于这个原因，当在信号CK0的下降沿提供控制信号DET1、DET2时，在输入信号CK0的上升沿增加计数值VAL(反之亦然)。由于使用控制信号DET1、DET2产生输出信号CK2，所以输出信号的变化(上升沿和下降沿)不可避免地在同一类型的输入信号的边沿上同步，这里为下降沿。其结果是，输出信号CK2的占空比和输出信号CK2的周期T2不能以比输入信号CK0的周期T0更好的精确度被调整。
根据本发明的第一个方面，提出制造使用附加控制信号的分频器，其中，该分频器接收频率为F1的输入信号CK1并提供频率为F2的输出信号CK2，该附加的控制信号相关于典型控制信号DET1、DET2位移输入信号的半周期。使用附加的控制信号和控制信号DET1、DET2产生输出信号CK2。这样的特征能将输出信号的上升变化沿和下降变化沿之间流逝的时间间隔调整到半周期以内，从而以输入信号的半周期的精确度调整输出信号的周期或者输出信号的占空比。
更具体的说，上述特征提供了两种可能：
——将占空比调整到半周期内从而纠正奇数值分频设定值的舍入误差，而不修正输出信号的周期T2的阶跃，或者
——将输出信号的周期T2调整到输入信号CK1的半周期内并提供输出频率F2，该输出频率F2等于由分频设定值分频后再乘以2的输入频率，即F2＝2*F1/B，其中，“B”是分频设定值，而不增加占空比的误差(对于同一输出频率)。
构成本发明的第二个方面的第二种可能在必需减少分频器的电流消耗的应用中是非常有利的。实际上，如上所看到的，通常由标准固定的输出信号的周期T2的阶跃dT在经典的分频器中，在分频器的输入端施加一个等于1/dT的最小频率。然而，如果输出频率F2等于2F1/B而不是F1/B，那么阶跃dT施加等于1/2*dT的最小输入频率，即经典分频器的最小输入频率的一半。因此，分频器可以通过其频率为2分频后的输入信号调整级数，以得到同样的输出信号。
图3表示实现本发明的两个方面的分频器DIVF2的结构。分频器DIVF2包含通过频率为F1的输入信号CK1调整级数的计数器CMPT，两个同步逻辑比较器CP1、CP2以及RS-型异步触发器RS1，其中触发器RS1的Q输出端提供形成分频器的输出信号的频率为F2的信号CK2。
在这里为四位的计数器CMPT中的计数值VAL应用于比较器CP1的输入端和比较器CP2的输入端。比较器CP1在第二输入端接收临界值REF1，比较器CP2在第二输入端接收临界值REF2，临界值也是四位编码。比较器CP1提供控制信号DET1，比较器CP2提供控制信号DET2。信号DET1、DET2这里与输入信号CK1的下降沿是同步的，其中，计数值VAL与信号CK1的上升沿同步增加。
根据本发明，分频器包含提供两个附加控制信号SDET1、SDET2的同步块FFB。信号SDET1相关于信号DET1位移信号CK1的半周期，信号SDET2则相关于信号DET2位移信号CK1的半周期。
信号DET1、DET2、SDET1和SDET2应用于异步逻辑块ALCT，异步逻辑块ALCT使用这些信号产生SET和RST信号。SET信号作为设置信号应用于触发器RS1的S输入端以设置为1，而RST信号作为复位信号应用于触发器RS1的R输入端以复位为0。因此，SET信号能使输出信号CK2设定为1(上升沿)，而RST信号能使输出信号CK2复位为0(下降沿)。
逻辑电路ALCT因此可以以输入信号CK1的半周期的精确度调整输出信号CK2的上升沿。同样，它还可以以信号CK1的半周期的精确度调整输出信号CK2的下降沿。
分频器还包含二进制分频器DIV4，其执行4分频而在小数点后没有任何进位，以及二进制触发器DIV2，其执行2分频而在小数点后没有任何进位。此外，FFB块向逻辑块ALCT提供相位信号PH，逻辑块ALCT向计数器CMPT施加两个不同的复位信号ST0、ST1。信号ST0能使计数器复位为0值(即，二进制中的0000)，而信号ST1能使计数器复位为1值(即，二进制中的0001)。最后，逻辑块ALCT还接收分频设定值B2的最后两位b1、b0，其被以下表1和图5所示的方式使用，以产生信号SET、RST、ST0和ST1。
分频器DIV4接收分频设定值B2并通过将设定值B2的b3、b2位转换到结果B2/4的b1、b0位、同时将结果的b3、b2位复位为0执行两个右移。分频器DIV2因此提供具有与设定值B1的两个最小有效位有关的舍入误差的B2/4值。结果B2/4作为临界值REF1应用于比较器CP1。
其结构示于图1B的分频器DIV2同样接收设定值B2并通过将结果B2/2的b4位复位为0执行设定值B2的b3、b2、b1位的右移。分频器DIV2因此提供具有与设定值B1的两个最小有效位有关的舍入误差的B2/4值。
B2/4值作为临界值REF1应用于比较器CP1，而B2/2作为临界值REF2应用于比较器CP2。
图4表示比较器CP1、CP2和同步块FFB的实施例的示例。
比较器CP1包含接收VAL值和B2/4值的异步比较器ACP1以及同步触发器FF1，其中，同步触发器FF1的时钟输入端H接收输入信号CK1并触发触发器FF1在信号CK1的下降沿上。比较器ACP1在触发器FF1的D输入端提供控制信号DET1a。触发器FF1的Q输出端提供与信号CK1的下降沿同步的控制信号DET1(在每个下降沿上Q输出端复制D输入端)。
同样，比较器CP2包含接收VAL值和B2/2值的异步比较器ACP2以及同步触发器FF2，其中，同步触发器FF2的时钟输入端接收信号CK1并在信号CK1的下降沿上触发触发器FF2。异步比较器ACP2提供异步控制信号DET2a，触发器FF2的Q输出端提供与信号CK1的下降沿同步的控制信号DET2。
FFB块包含三个同步触发器FF3、FF4、FF5。当触发器FF3、FF4的时钟输入端H接收上升沿时，触发器FF3、FF4被触发，当触发器FF5的时钟输入端H接收下降沿时，触发器FF5被触发。
触发器FF3在其时钟输入端H接收信号CK1，在其D输入端接收信号DET1。其Q输出端提供控制信号SDET1。因此，在信号CK1的每个上升沿上，信号DET1在Q输出端延迟半周期被复制，以形成信号SDET1。
触发器FF4在其时钟输入端H接收信号CK1，在其D输入端接收信号DET2。其Q输出端提供控制信号SDET2。因此，在信号CK1的每个上升沿上，信号DET2在Q输出端延迟半周期被复制，以形成信号SDET2。
触发器FF5构成2分频器，其反向的/Q输出端连接于其D输入端。其时钟输入端H接收信号SDET2，其Q输出端提供信号PH。因此信号PH与信号SDET2同步并且在信号SDET1的每个下降沿上交替变为0或1。
如表1所示，信号PH能使逻辑块ALCT产生控制信号SET、RST，用于在两个不同相位中控制输出信号，每个相位具有与输出信号的周期T2同样的持续时间，从而精准控制输出信号CK2的上升沿和下降沿的时间定位。
更具体的说，逻辑块ALCT通过首先考虑信号PH、其次考虑分频设定值的最小有效位b1、b0，选择控制信号DET1、DET2、SDET3、SDET4中的一个作为SET和RST信号，从而校正由分频器DV4作出的两个最小有效位的舍入误差以及由分频器DIV2作出的最小有效位的舍入误差。
表1(逻辑块ALCT的真值表)
| PH | b1 b0 | SET | RST | ST0 | ST1 |
| 0 | 00 | DET1 | DET2 | 0 | DET2 |
| 1 | 00 | DET1 | DET2 | 0 | DET2 |
| 0 | 01 | SDET1 | DET2 | 0 | DET2 |
| 1 | 01 | DET1 | SDET2 | DET2 | 0 |
| 0 | 10 | SDET1 | DET2 | 0 | DET2 |
| 1 | 10 | SDET1 | DET2 | 0 | DET2 |
| 0 | 11 | SDET1 | DET2 | 0 | DET2 |
| 1 | 11 | DET1 | SDET2 | DET2 | 0 |
在表1中，可以分出四种不同的情形：
1)b1 b0＝00
2)b1 b0＝01
3)b1 b0＝10
4)b1 b0＝11
在情形1中，当由分频器DIV2和DIV4进行2分频和4分频时，因为设定值是4的倍数并且不出现舍入误差，所以分频器经典地工作(输出频率是双倍的)。因此，可以看出输出信号被信号DET1设置为1(SET＝DET1)，被信号DET2复位为0(RST＝DET2)。同样，计数器被信号DET2设置为1(SET1＝DET1)。
在情形2和4中，设定值是奇数值，因此舍入误差涉及b0位或者b1和b0两位。在第一相期间(PH＝0)，当出现信号SDET1时(SET＝SDET1)，逻辑块将输出信号设置为1，当出现信号DET2时(RST＝DET2)，逻辑块将输出信号复位为0。在第二相期间(PH＝1)，当出现信号DET1时(SET＝DET1)，逻辑块将输出信号设置为1，当出现信号SDET2时(RST＝SDET2)，逻辑块将输出信号复位为0。因此，输出信号的周期T2在每一相期间是相同的并等于(N-0.5)*T1，其中，N是整数，表示在DET1变为1的时刻和DET2变为1的时刻之间流逝的输入信号的整周期T1数。
在情形3中，设定值是偶数值但b1位等于1，以致于舍入误差只涉及b1位。在第一相期间(PH＝0)，当出现信号SDET1时(SET＝SDET1)，逻辑块将输出信号设置为1，当出现信号DET2时(RST＝DET2)，逻辑块将输出信号复位为0。在第二相期间(PH＝1)，当出现信号SDET1时(SET＝SDET1)，逻辑块将输出信号设置为1，当出现信号DET2时(RST＝DET2)，逻辑块将输出信号复位为0。因此输出信号的周期T2在每一相期间是相同的并且也等于(N-0.5)*T1。
表1还表示信号PH和b1、b0位能使逻辑块ALCT产生复位信号ST0、ST1，用于复位计数器，区分以下的情形：
——在情形1和3中(偶数分频设定值)，在经典的分频器、比如图1A所示的分频器中，计数器被信号DET2复位为1(ST1＝DET2)，
——在情形2和4中(奇数分频设定值)，在第一相(PH＝0)期间，计数器被信号DET2复位为1(ST1＝DET2)，但在第二相(PH＝1)期间，计数器被信号DET2复位为0(ST0＝DET2)。
为了阐明上述内容，图6中的时序图表示当等于8(1000)的分频设定值应用于分频器时，信号CK1、DET1、SDET1、PH、DET2、SDET2、SET、RST、ST0、ST1、CK2和计数值VAL的形态。可以看到，由于设定值B2的2分频，计数值未超出4以产生控制信号DET2(其确定了输出信号的周期的持续时间)。因此，输出信号的周期T2等于4*T1而不是8*T1，即两倍的输出频率F2。
在图6中要注意的是，在输入信号CK1的上升沿出现之前，计数器通过信号ST1异步复位。同样，尽管在实例中没有表示出，计数器也通过信号ST0异步复位。因此，当信号CK1的下一个上升沿出现时，计数值VAL不增加，因为信号ST1(或者ST0)仍在1上并维持其在1上(或0上)。因而，复位之后，计数值的持续时间实质上比其它计数值的持续时间要长，并且复位之前最后计数值的持续时间实质上比其它计数值的持续时间要短。这个特征是次要的。这仅仅是由于纯粹的技术原因并且对分频器的输出信号没有影响。
如上所指出的，输出频率乘以2就使输入频率F1能够应用于根据本发明的分频器，该输入频率F1等于应用于图1A中的分频器的输入频率F0的一半，从而获得相同的输出信号CK2。其结果是分频器的低电流消耗。
现在将结合图7和图8说明本发明的应用。
图7示意性地表示非接触集成电路IC1的结构。集成电路IC1是无源UHF转发器，其包含非接触通信接口电路ICT、控制电路CCT和电可擦除可编程存储器(EEPROM或者FLASH)MEM。电路ICT以偶极形式连接到天线电路ACT，使其能够通过调制在超高频(UHF)、例如800Hz振荡的电场EFLD接收编码数据，其中，电场EFLD通过非接触集成电路阅读机发送。这里，电路ICT也通过调制天线电路ACT的反射系数(后向散射技术(backscattering technique))发送数据。控制电路CCT最好是硬连线逻辑电路。
因此，电路CCT经由接口电路ICT接收命令CMD(例如，用于读写存取器的读写命令)，并经由电路ICT发送响应RSP。所使用的非接触通信协议(communication protocol)例如是由工业规范EPCTM-GEN2所制定的。
在控制电路CCT内部，提供了图8示意性所示的同步电路。同步电路包含由逻辑机FSM(有限状态机，Finite State Machine)控制的计数器ICMPT。为了上述目的，逻辑机FSM将复位信号RST和计数使能信号ENBL应用到计数器。计数器通过由振荡器OSC提供的频率为F1的时钟信号CK1调整级数。计数器提供计数值A。
计数值应用于分频器DIVN，该分频器DIVN提供结果B＝A/N，其中N是预定的再同步值。根据本发明，B值由设定值寄存器CREG存储并应用于分频器DIVF2，分频器DIVF2接收时钟信号CK1作为输入信号。因此，分频器DIVF2提供频率为F2的信号CK2，其中F2＝2F1/B。
逻辑机FSM一旦检测到确定的事件，比如收到同步帧(经由接口ICT接收到为1的直流信号)，就通过使信号ENBL为1激发计数器ICMPT，并在不再检测到事件时将信号ENBL复位为0。当计数完成时，集成电路使用由分频器DIVN提供的A/N值产生信号CK2，信号CK2的周期等于B*T1/2，即(A/N*T1)/2，其中，TI＝1/F1。因此，信号CK2与曾用于产生同步信号的外部时钟信号(例如非接触集成电路阅读机的时钟信号)同步。同步信号CK2例如用作子载波用于使集成电路能够经由天线电路ACT返回数据的后向散射阶跃。
在这样的应用中，本发明的优点是转发器的内部时钟信号CK1的频率F1可以2分频以获得同步频率F2。结果是电能的低消耗。因为转发器是通过周围的电场电驱动的，这种节约的电流消耗改善了转发机的整体性能，尤其是改善了其与阅读机的最大距离。
本领域的技术人员应该理解，可以实现本发明的各种其它的应用和可选择的实施例。具体说，如上面所介绍的，本发明的第一个方面可以用于生产无占空比误差的分频器，其输出频率等于F1/B，不是上面的两者。在这种情况下，就不需要信号PH、ST0和DET2。那么ALCT块的真值表可以依照下表2执行。
表2(逻辑块ALCT的真值表的选择)
| b0 | SET | RST | ST1 |
| 0 | DET1 | DET2 | DET2 |
| 1 | SDET1 | DET2 | DET2 |
Claims (16)
1.对输入信号(CK1)的频率(F1)进行分频以及提供具有低于输入频率(F1)的频率(F2)的输出信号(CK2)的方法，包含下列步骤：
——确定分频设定值(B2)，
——确定根据分频设定值变化的第一临界值(B2/4)和第二临界值(B2/2)，
——在输入信号的级数上增加计数值(VAL)，
——将计数值(VAL)与第一临界值(B2/4)及与第二临界值(B2/2)比较，并与第一种类型的输入信号的变化沿同步产生第一控制信号(DET1)和第二控制信号(DET2)，
其特征在于进一步包含下列步骤：
——产生至少一个第三控制信号(SDET1、SDET2)，所述第三控制信号相关于第一或第二控制信号(DET1、DET2)中的一个位移输入信号(CK1)的半周期，以及
——使用控制信号(DET1、DET2、SDET1、SDET2)产生输出信号(CK2)，所述控制信号根据分频设定值的至少一个最小有效位(b1、b0)的值来选择，从而以至少等于输入信号(CK1)半周期的精确度来调整输出信号的周期或输出信号的占空比。
2.根据权利要求1所述的方法，其特征在于包含下列步骤：
——产生第三控制信号(SDET1)，该第三控制信号相关于第一控制信号(DET1)位移输入信号(CK1)的半周期，
——产生第四控制信号(SDET2)，该第四控制信号相关于第二控制信号(DET2)位移输入信号的半周期，
——产生频率等于输出信号(CK2)的频率(F2)的一半的第五控制信号(PH)，以及
——使用根据分频设定值的至少两个最小有效位(b1、b0)的值和第五控制信号(PH)的值从四个控制信号(DET1、DET2、SDET1、SDET2)选出的控制信号产生输出信号。
3.根据权利要求2所述的方法，其特征在于包含根据分频设定值(B2)的最小有效位(b1、b0)的值以及第五控制信号(PH)的值将计数值循环复位至0或1的步骤。
4.根据权利要求2或3中的一项所述的方法，其特征在于所述的输出信号通过异步硬连线逻辑电路(ALCT)来控制，该异步硬连线逻辑电路在输入端接收五个控制信号(DET1、DET2、SDET1、SDET2、PH)和至少分频设定值的最小有效位(b1、b0)，并提供用于将输出信号(CK2)分别复位和设置为0和为1的复位信号(RST)和设置信号(SET)。
5.根据权利要求2或3中的一项所述的方法，其特征在于：
——输出信号的频率(F2)等于由分频设定值(B2)分频后再乘以2的输入信号的频率(F1)，
——第一临界值(B2/4)等于分频设定值的二进制4分频的结果，其小数点后没有任何进位，以及
——第二临界值(B2/2)等于分频设定值的二进制2分频的结果，其小数点后没有任何进位。
6.根据权利要求1至3中任一项所述的方法，其特征在于：
——输出信号的频率(F2)等于分频设定值(B2)分频后的输入信号的频率(F1)，
——第一临界值等于分频设定值的二进制2分频的结果，其小数点后没有任何进位，以及
——第二临界值等于分频设定值。
7.一种硬连线逻辑二进制分频器(DIVF2)，其接收具有确定频率(F1)的输入信号(CK1)并提供频率(F2)低于输入频率(F1)的输出信号(CK2)，并包含：
——用于接收分频设定值(B2)的输入端，
——通过输入信号(CK1)调整级数且包含计数值(VAL)的计数器(CMPT)，
——根据分频设定值(B2)提供第一和第二临界值(B2/4、B2/2)的装置(DIV2、DIV4)，
——将计数值(VAL)与第一和第二临界值(B2/4、B2/2)比较并提供与第一种类型的输入信号(CK1)的变化沿同步的第一和第二控制信号(DET1、DET2)的装置(CP1、CP2)，
其特征在于其包含：
——提供至少一个第三控制信号(SDET1、SDET2)的装置(FF3、FF4)，第三控制信号(SDET1、SDET2)相关于第一或第二控制信号(DET1、DET2)中的一个位移输入信号(CK1)的半周期，以及
——使用根据分频设定值的至少一个最小有效位(b1、b0)的值选出的控制信号(DET1、DET2、SDET1、SDET2)产生输出信号(CK2)的控制装置(ALCT)，藉以至少等于输入信号(CK1)半周期的精确度来调整输出信号的周期阶跃或者输出信号的占空比。
8.根据权利要求7所述的分频器，其特征在于包含：
——提供第三控制信号(SDET1)的装置(FF3)，第三控制信号(SDET1)相关于第一控制信号(DET1)位移输入信号(CK1)的半周期，
——提供第四控制信号(SDET2)的装置(FF4)，第四控制信号(SDET2)相关于第二控制信号(DET2)位移输入信号的半周期，
——产生频率等于输出信号(CK2)的频率(F2)的一半的第五控制信号(PH)的装置(FF5)，以及
其中，所述的控制装置(ALCT、RS1)被设置为根据分频设定值的至少两个最小有效位(b1、b0)的值和第五控制信号(PH)的值，使用从所述的四个控制信号(DET1、DET2、SDET1、SDET2)中选出的控制信号来产生输出信号。
9.根据权利要求8所述的分频器，其特征在于所述的控制装置(ALCT)根据分频设定值(B2)的最小有效位(b1、b0)的值和第五控制信号(PH)的值，提供信号(ST0、ST1)以等于0或等于1的计数值将计数器(CMPT)循环复位。
10.根据权利要求8或9所述的分频器，其特征在于所述的控制装置包含异步硬连线逻辑电路(ALCT)，所述的异步硬连线逻辑电路在输入端接收五个控制信号(DET1、DET2、SDET1、SDET2、PH)以及至少分频设定值的最小有效位(b1、b0)，并提供用于分别将输出信号(CK2)复位和设置为0和为1的复位信号(RST)和设置信号(SET)。
11.根据权利要求8或9所述的分频器，其特征在于包含：
——用于使用分频设定值提供第一临界值(B2/4)的第一二进制分频器(DIV4)，
——用于使用分频设定值提供第二临界值(B2/2)的第二二进制分频器(DIV2)，
——与第一种类型的输入信号变化沿同步的第一逻辑比较器(CP1)，其在计数值等于第一临界值(B2/4)时提供第一控制信号(DET1)，
——与第一种类型的输入信号的变化沿同步的第二逻辑比较器(CP2)，其在计数值等于第二临界值(B2/2)时提供第二控制信号(DET2)，
——与第二种类型的输入信号的变化沿同步的第一触发器(FF3)，其接收第一控制信号(DET1)并提供第三控制信号(DET3)，
——与第二种类型的输入信号的变化沿同步的第二触发器(FF4)，其接收第二控制信号(DET2)并提供第四控制信号(DET4)，以及
——与第二种类型的输入信号的变化沿同步的二分频分频器(FF5)，其接收第三控制信号(SDET1)并提供第五控制信号(PH)。
12.根据权利要求8或9所述的分频器，其特征在于：
——输出信号的频率(F2)等于由分频设定值(B2)分频后再乘以2的输入信号的频率(F1)，
——第一临界值(B2/4)等于分频设定值的二进制4分频后的结果，其小数点后没有任何进位，以及
——第二临界值(B2/2)等于分频设定值的二进制2分频后的结果，其小数点后没有任何进位。
13.根据权利要求7至9中任一项所述的分频器，其特征在于：
——输出信号的频率(F2)等于由分频设定值(B2)分频后的输入信号的频率(F1)，
——第一临界值等于分频设定值的二进制2分频后的结果，其小数点后没有任何进位，以及
——第二临界值等于分频设定值。
14.一种集成电路，其包含根据权利要求7至13中任一项所述的分频器(DIVF2)。
15.根据权利要求14所述的集成电路(IC1)，其特征在于：
——分频器(DIVF2)的输入信号是内部时钟信号(CK1)，
——分频器被设置成提供频率等于由分频设定值(B2)分频后再乘以2的输入频率(F1)的输出信号，以及
——分频设定值由用于计算在外部事件中发生的内部时钟信号(CK1)的周期数的计数电路(ICMPT)提供，并由预定值(N)分频。
16.一种无源转发器，其包含根据权利要求14的集成电路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0513121 | 2005-12-22 | ||
| FR0513121A FR2895601A1 (fr) | 2005-12-22 | 2005-12-22 | Diviseur de frequence binaire |
| PCT/FR2006/002604 WO2007080242A1 (fr) | 2005-12-22 | 2006-11-28 | Diviseur de frequence binaire |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101331683A CN101331683A (zh) | 2008-12-24 |
| CN101331683B true CN101331683B (zh) | 2011-05-11 |
Family
ID=36954878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800476083A Expired - Fee Related CN101331683B (zh) | 2005-12-22 | 2006-11-28 | 二进制分频器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7602878B2 (zh) |
| EP (1) | EP1964268A1 (zh) |
| CN (1) | CN101331683B (zh) |
| FR (1) | FR2895601A1 (zh) |
| WO (1) | WO2007080242A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140209696A1 (en) * | 2013-01-29 | 2014-07-31 | Eduard Mazanec | Indoor climate control system |
| US10177773B2 (en) * | 2016-10-19 | 2019-01-08 | Stmicroelectronics International N.V. | Programmable clock divider |
| CN109120257B (zh) * | 2018-08-03 | 2020-06-12 | 中国电子科技集团公司第二十四研究所 | 一种低抖动分频时钟电路 |
| CN109167597B (zh) * | 2018-09-10 | 2023-09-01 | 佛山科学技术学院 | 一种分频电路、分频装置及电子设备 |
| CN113642345B (zh) * | 2020-05-11 | 2023-12-08 | 北京君正集成电路股份有限公司 | 一种针对二维码设备提高有效数据传输速率的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111487A (en) * | 1989-07-24 | 1992-05-05 | Motorola, Inc. | Electronic timer apparatus |
| CN1180960A (zh) * | 1996-08-30 | 1998-05-06 | 株式会社东芝 | 计数器和配有该计数器的半导体存储器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935944A (en) * | 1989-03-20 | 1990-06-19 | Motorola, Inc. | Frequency divider circuit with integer and non-integer divisors |
| US5524035A (en) * | 1995-08-10 | 1996-06-04 | International Business Machines Corporation | Symmetric clock system for a data processing system including dynamically switchable frequency divider |
| US5822596A (en) * | 1995-11-06 | 1998-10-13 | International Business Machines Corporation | Controlling power up using clock gating |
| DE10007606A1 (de) * | 2000-02-18 | 2001-08-30 | Siemens Ag | Verfahren zur Frequenzteilung eines Taktsignals und Frequenzteilerschaltung zur Realisierung des Verfahrens |
| DE60104316T2 (de) * | 2001-10-05 | 2005-07-21 | Asulab S.A. | Dual-Modulus-Zähler/Teiler mit Phasenauswahl mit Mitteln zur Reduzierung des Energieverbrauchs |
| US6998882B1 (en) * | 2004-10-08 | 2006-02-14 | Faraday Technology Corp. | Frequency divider with 50% duty cycle |
| US7215211B2 (en) * | 2005-06-10 | 2007-05-08 | Skyworks Solutions, Inc. | Prescaler for a fractional-N synthesizer |
| US7358782B2 (en) * | 2005-08-17 | 2008-04-15 | Broadcom Corporation | Frequency divider and associated methods |
-
2005
- 2005-12-22 FR FR0513121A patent/FR2895601A1/fr not_active Withdrawn
-
2006
- 2006-11-28 CN CN2006800476083A patent/CN101331683B/zh not_active Expired - Fee Related
- 2006-11-28 WO PCT/FR2006/002604 patent/WO2007080242A1/fr active Application Filing
- 2006-11-28 EP EP06841817A patent/EP1964268A1/fr not_active Withdrawn
-
2008
- 2008-06-18 US US12/141,798 patent/US7602878B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111487A (en) * | 1989-07-24 | 1992-05-05 | Motorola, Inc. | Electronic timer apparatus |
| CN1180960A (zh) * | 1996-08-30 | 1998-05-06 | 株式会社东芝 | 计数器和配有该计数器的半导体存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7602878B2 (en) | 2009-10-13 |
| FR2895601A1 (fr) | 2007-06-29 |
| EP1964268A1 (fr) | 2008-09-03 |
| WO2007080242A1 (fr) | 2007-07-19 |
| CN101331683A (zh) | 2008-12-24 |
| US20090022260A1 (en) | 2009-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101331683B (zh) | 二进制分频器 | |
| FI89432B (fi) | Genering av en klockfrekvens i ett smart card graenssnitt | |
| KR100362199B1 (ko) | 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 | |
| CN101847215B (zh) | 非接触式ic卡的时钟电路和数据解码电路 | |
| US7423461B2 (en) | Phase synchronous circuit | |
| US10439618B2 (en) | By odd integer digital frequency divider circuit and method | |
| US20140003569A1 (en) | Programmable low power multi-modulus divider with 50/50 duty cycle | |
| CN103684375A (zh) | 一种时钟分频切换电路及时钟芯片 | |
| CN102055465A (zh) | 一种可配置任意整数半整数分频器装置及方法 | |
| CN114499147A (zh) | 一种延迟电路的校准电路、校准方法、装置以及介质 | |
| EP3079319B1 (en) | Method and device for processing uhf signals for an epc communication | |
| US5384816A (en) | Frequency divider circuit | |
| CN102129588B (zh) | 一种用于rfid系统的同步注入解码方法和系统 | |
| US10826506B2 (en) | Modulus divider with deterministic phase alignment | |
| CN103324597A (zh) | 在高速串行数字接口的通道之间平衡歪斜失真的方案 | |
| CN101309082B (zh) | 基于时钟借用频率控制的相位切换多模分频方法及分频器 | |
| CN107046414B (zh) | 相位与频率控制电路和包括其的系统 | |
| KR100299195B1 (ko) | 가변분주기및위상동기루프회로 | |
| US7231012B2 (en) | Programmable frequency divider | |
| JP5461132B2 (ja) | 半導体装置 | |
| US7058149B2 (en) | System for providing a calibrated clock and methods thereof | |
| CN104735772A (zh) | 一种定时同步的装置及方法 | |
| CN100492961C (zh) | 用于外围设备配置的系统时钟的时钟频率的自动识别方法 | |
| CN110750129B (zh) | 分频电路 | |
| US9736579B2 (en) | Multichannel waveform synthesis engine |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110511 Termination date: 20121128 |