WO2007080242A1 - Diviseur de frequence binaire - Google Patents

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WO2007080242A1
WO2007080242A1 PCT/FR2006/002604 FR2006002604W WO2007080242A1 WO 2007080242 A1 WO2007080242 A1 WO 2007080242A1 FR 2006002604 W FR2006002604 W FR 2006002604W WO 2007080242 A1 WO2007080242 A1 WO 2007080242A1
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WO
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signal
division
frequency
setpoint
equal
Prior art date
Application number
PCT/FR2006/002604
Other languages
English (en)
Inventor
Christophe Moreaux
Ahmed Kari
David Naura
Pierre Rizzo
Original Assignee
Stmicroelectronics Sa
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Filing date
Publication date
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Priority to US12/141,798 priority patent/US7602878B2/en

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses

Definitions

  • the present invention relates to a wired logic binary frequency divider receiving a determined frequency input signal and providing an output signal having a frequency lower than the input frequency.
  • the hard-wired logic frequency divisors have the advantage of their simple structure, which is inexpensive to implement and occupies a small area of silicon.
  • the counterpart of this simplicity is that they have various limitations.
  • the period of the output signal they provide can be incremented only by a constant value equal to the period of the input signal applied to them.
  • the duty cycle of the output signal is not quite constant and is a function of the value of a division setpoint applied thereto.
  • Fig. 1A shows the conventional structure of a DIVF1 binary frequency divider.
  • the divider is arranged here to provide an output signal having a duty cycle of 0.5 and operates in 4 bits. It comprises a CMPT binary counter, a divider DIV2, two synchronous comparators CP1, CP2 and an asynchronous RS1 RS type flip-flop.
  • the counter CMPT is clocked by a frequency input signal CK0 FO and provides a count value VAL which is incremented at each rising edge of the signal CKO.
  • the count value VAL is applied to an input of each comparator CP1, CP2.
  • the comparator CP1 receives on a second input a threshold value REF1 and the comparator CP2 receives on a second input a threshold value REF2.
  • the threshold value REF1 is equal to B1 / 2 and is provided by divider DIV2 from the setpoint B1.
  • the threshold value REF2 is equal to the setpoint B1.
  • the divider DIV2 is an asynchronous shift circuit which performs a division by 2 of the instruction B1 by shifting the bits b3, b2, b1, b1, of the setpoint without transfer after the comma, so that the rounding error on the threshold value REF1 is equal to 1 for an odd number and is equal to 0 for an even number.
  • the comparator CP1 provides a control signal DET1 synchronized with the falling edges of the signal CKO and the comparator CP2 provides a control signal DET2 also synchronized with the falling edges of the signal CKO.
  • the signal DET1 is applied to the input R of the flip-flop RS1 (reset input) and the signal DET2 applied to the input S of the flip-flop RS1 (setting input 1).
  • the signal DET2 is applied to an input IN1 of the counter CMPT as a reset signal to 1 of the counter.
  • FIG. 2 represents the form of the signals CK2, DET1, DET2 and the counting value VAL as a function of the input signal, for a setpoint B1 equal to 8 (ie 1000 in binary).
  • the signal CK2 goes to 0 when the control signal DET1 goes to 1 and goes to 1 when the control signal DET2 goes to 1, in synchronization with the falling edges of the signal CKO, while the reset to 1 of the count value intervenes on rising edge of the signal CKO, as its incrementation.
  • the division by 2 of an odd value without postponement after the comma gives the same result as the division by 2 of the previous pair value. For example, the division of 4 (0100) gives 2
  • the accuracy of the duty cycle is therefore a function of the period TO of the input signal CKO and of the division setpoint.
  • the pitch of the period T2 of the output signal CK2 (minimum increment) is equal to the period TO of the input signal. Indeed, if the reference B1 changes from a value B to a value B + 1, the period T2 of the output signal CK2 goes from B * T0 to (B + 1) * T0 is B * T0 + T0.
  • the corresponding frequency step equal to F0 / B 2 + B, is also dependent on the input frequency FO, although it is nonlinear and depends on the value B of the instruction B1.
  • the power consumption of such a divider increases proportionally with the input frequency FO, it is desirable, in practice, to choose an FO frequency which is as low as possible for an output frequency F 2 which is generally determined by a specification.
  • the minimum frequency FO to be applied to the input of the divider is determined according to the characteristics of the output signal CK2.
  • a step of 200 ns for the period of the output signal thus imposes a TO period of the input signal of 200 ns, ie a FO input frequency of 5 MHz (1 / T0).
  • the minimum period T2 of 1.2 microseconds corresponds to a frequency F2 of 833 KHz and imposes a division setpoint equal to 6.
  • the maximum error on the duty cycle, for the setpoint of The odd value closest to 6, or 7, is half a period of the input signal over a total of seven periods, an error of 7% falling within the tolerance range defined by the specification.
  • a FO input frequency of 5 MHz is a very high frequency involving a considerable electrical consumption, not very compatible with an application to a passive transponder which is powered electrically from an ambient electric field emitted by a reader. contactless integrated circuit.
  • the present invention is directed to a binary frequency division method and a binary frequency divider structure that allows the input frequency to be decreased without loss of precision with respect to the fineness of the frequency step and the error in the frequency. cyclical report.
  • This object is achieved by providing a method for dividing the frequency of an input signal and providing an output signal having a frequency lower than the input frequency, comprising the steps of: defining a division instruction , define a first threshold value and a second threshold value which are a function of the division setpoint, increment a count value at the rate of the input signal, compare the count value with the first threshold value and with the second threshold value and produce, in synchronization with fronts of variation of a first type of the input signal, a first control signal and a second control signal, the method further comprising the steps of generating at least a third control signal shifted by half a period of input to one of the first or second control signals, and outputting the output signal from selected control signals as a function of the value of at least one least significant bit of the division setpoint, so as to adjust the period of the output signal or the duty cycle of the output signal with an accuracy at least equal to the half-period of the input signal.
  • the method comprises the steps of producing a third control signal shifted by half a period of the input signal from the first control signal, producing a fourth control signal shifted by one half -period of the input signal with respect to the second control signal, producing a fifth frequency control signal equal to half the frequency of the output signal, and generating the output signal from control signals selected from the four control signals as a function of the value of at least two least significant bits of the division setpoint and the value of the fifth control signal.
  • the method comprises a step of cyclically resetting the count value to 0 or 1 as a function of the value of the least significant bits of the division setpoint and the value of the fifth control signal.
  • the output signal is controlled by means of an asynchronous wired logic circuit receiving as input the five control signals and at least the least significant bit of the division setpoint, and providing set to 0 and set the output signal.
  • the frequency of the output signal is equal to the frequency of the input signal divided by the division instruction and multiplied by two
  • the first threshold value is equal to the result of the binary division by 4 of the division setpoint, without carryover after the decimal point
  • the second threshold value is equal to the result of the binary division by 2 of the division setpoint, without postponement after the decimal point.
  • the frequency of the output signal is equal to the frequency of the input signal divided by the division setpoint
  • the first threshold value is equal to the result of the binary division by 2 of the division setpoint, without postponement after the comma
  • the second threshold value is equal to the division setpoint
  • the invention also relates to a wired logic binary frequency divider, receiving an input signal having a determined frequency and providing an output signal having a frequency lower than the input frequency, and having an input for receiving a setpoint of division, a counter clocked by the input signal, containing a count value, - means for providing a first and a second threshold value as a function of the division setpoint, means for comparing the count value with the first and second threshold values and providing first and second synchronized control signals with variation edges of a first type of the input signal, means for providing at least a third control signal shifted by half a period of the signal input to one of the first or second control signals, and control means for generating the output signal from co signals. control selected according to the value of at least one least significant bit of the division setpoint, such that the step of the period of the output signal or the ratio cyclic output signal can be adjusted with a precision at least equal to the half-period of the input signal.
  • the divider comprises means for providing a third control signal shifted by half a period of the input signal with respect to the first control signal, means for providing a fourth control signal shifted by a half-period of the input signal with respect to the second control signal, means for producing a fifth frequency control signal equal to half of the output signal frequency, and the control means are arranged to generate the output signal from control signals selected from the four control signals as a function of the value of at least two least significant bits of the division setpoint and the value of the fifth control signal.
  • control means provide signals for cyclically resetting the counter with a count value equal to 0 or equal to 1 as a function of the value of the least significant bits of the division setpoint and the value fifth control signal.
  • control means comprise an asynchronous wired logic circuit receiving as input the five control signals and at least the least significant bit of the division setpoint, and providing setting signals of 0 and set the output signal.
  • the divider comprises a first bit divider for providing the first threshold value from the division setpoint, a second binary divider for providing the second threshold value from the division setpoint, a first comparator.
  • the frequency of the output signal is equal to the frequency of the input signal divided by the division instruction and multiplied by two
  • the first threshold value is equal to the result of the binary division by 4 of the division setpoint without carryover after the decimal point
  • the second threshold value is equal to the result of the binary division by 2 of the division setpoint without carryover after the decimal point.
  • the frequency of the output signal is equal to the frequency of the input signal divided by the division setpoint
  • the first threshold value is equal to the result of the binary division by 2 of the division setpoint, without postponement after the comma
  • the second threshold value is equal to the division setpoint
  • the invention also relates to an integrated circuit, in particular a passive transponder, comprising a divider according to the invention.
  • the input signal of the divisor is an internal clock signal
  • the divisor is arranged to provide an output signal whose frequency is equal to the input frequency divided by the division setpoint and multiplied by two
  • the division setpoint is provided by a counting circuit of the number of periods of the clock signal internally occurring during the duration of an external event, divided by a predetermined value.
  • FIGS. 1A and 1B respectively represent a conventional binary frequency divider and an embodiment detail of a divider element
  • FIG. 2 is a timing diagram representing signals or binary values appearing in the frequency divider of FIG. IA
  • FIG. 3 represents a binary frequency divider according to the invention
  • FIG. 4 is a more detailed view of the structure of certain elements present in the frequency divider according to the invention.
  • FIG. 5 is a truth table describing the operation of a logic control block present in the frequency divider according to the invention
  • FIG. 6 is a timing diagram representing signals or binary values appearing in the frequency divider according to FIG. 1, the invention schematically represents the structure of a UHF transponder, and
  • FIG. 8 represents a clock synchronization circuit present in the transponder of FIG. 7 and comprising a frequency divider according to the invention.
  • a first technical limitation of a conventional binary divider as represented in FIG. 1A is imposed by the need to synchronize the steps of incrementation of the count value VAL and the steps of production of the control signals DET1, DET2. For this reason, the count value VAL is incremented on the rising edge of the input signal CKO while the control signals DET1, DET2 are provided on the falling edge of the signal CKO (or vice versa).
  • the output signal CK2 is generated from the control signals DET1, DET2, the variations of the output signal (rising edges and falling edges) are necessarily synchronized on edges of the same type of the input signal, here descending fronts. As a result, the duty cycle of the output signal CK2 and the period T2 of the output signal CK2 can not be adjusted with an accuracy better than the period TO of the input signal CKO.
  • a frequency divider receiving an input signal CK1 of frequency F1 and supplying an output signal CK2 of frequency F2 by using additional control signals which are shifted by one. half-period of the input signal with respect to the conventional control signals DET1, DET2.
  • the output signal CK2 is generated using both the additional control signals and the control signals DET1, DET2.
  • the second possibility, forming the second aspect of the invention is very advantageous in applications where the electrical consumption of the divider must be reduced.
  • the step dT of the period T2 of the output signal generally fixed by a specification, imposes in a conventional divider a minimum frequency equal to 1 / dT at the input of the divider .
  • the output frequency F2 is equal to 2F1 / B instead of Fl / B
  • the step dT then imposes a minimum input frequency equal to 1/2 * dT, which is half the minimum input frequency of a classic divider.
  • the divider can therefore be clocked by an input signal whose frequency is divided by two, for an identical output signal.
  • FIG. 3 shows the structure of a DIVF2 frequency divider implementing both aspects of the invention.
  • the divider DIVF2 comprises a counter CMPT clocked by an input signal CK1 of frequency F1, two synchronous logic comparators CP1, CP2 and an asynchronous RS1 RS type flip-flop whose output Q supplies a signal CK2 of frequency F2 forming the output signal of the divisor.
  • the count value VAL present in the counter CMPT here of four bits, is applied to an input of the comparator CP1 and to an input of the comparator CP2.
  • the comparator CP1 receives on a second input a threshold value REF1 and the comparator CP2 receives on a second input a threshold value REF2, the threshold values being also coded on four bits.
  • the comparator CP1 provides a control signal DET1 and the Comparator CP2 provides a control signal DET2.
  • the signals DET1, DET2 are synchronized here with the falling edges of the input signal CK1 while the counting value VAL is incremented in synchronization with the rising edges of the signal CK1.
  • the frequency divider comprises a synchronous block FFB providing two additional control signals SDET1, SDET2.
  • the signal SDET1 is shifted by half a period of the signal CK1 with respect to the signal DET1 and the signal SDET2 is shifted by half a period of the signal CK1 with respect to the signal DET2.
  • the signals DET1, DET2, SDET1 and SDET2 are applied to an asynchronous logic block ALCT which generates, from these signals, signals SET and RST.
  • the signal SET is applied to the input S of the flip-flop RS1 as a setting signal, while the signal RST is applied to the input R of the flip-flop RS1 as a reset signal.
  • the signal SET thus makes it possible to set the output signal CK2 (rising edge) to 1 and the signal RST to set it to 0 (falling edge).
  • the logic circuit ALCT can thus adjust the rising edges of the output signal CK2 with a precision of half a period of the input signal CK1. Similarly, it can adjust the falling edges of the output signal CK2 with a half-period accuracy of the signal CK1.
  • the divisor also includes a DIV4 bit divider performing a division by 4 without carry over after the decimal point, and a divider DIV2 dividing by 2 without carry over after the decimal point.
  • the FFB block supplies a phase signal PH to the logic block ALCT and the logic block ALCT applies to the counter CMPT two separate STO, ST1 reset signals.
  • the signal STO makes it possible to reinitialize the counter with the value 0 (ie 0000 in binary) and the signal STl makes it possible to reinitialize the counter with the value 1 (0001 in binary).
  • the logical block ALCT also receives the last two bits b1 of the B2 division setpoint, which it uses to generate the SET, RST, STO and ST1 signals in a manner described in Table 1 below as well as in FIG.
  • the divisor DIV4 receives the division setpoint B2 and makes two offsets on the right, by switching the bits b3, b2 of the setpoint B2 to the bits b1, b0 of the result B2 / 4, while setting to 0 the bits b3, b2 of the result.
  • the divider DIV2 thus provides the value B2 / 4 with a rounding error relating to the two low-order bits of the setpoint B1.
  • the result B2 / 4 is applied to the comparator CP1 as a threshold value REF1.
  • Divider DIV2 whose structure is represented in FIG. 1B, also receives setpoint B2 and performs a right shift of bits b3, b2, b1 of setpoint B2, setting bit b4 of result B2 / 2 to 0.
  • the divider DIV2 thus provides the value B2 / 2 with a rounding error relating to the least significant bit of the division setpoint.
  • FIG. 4 represents an exemplary embodiment of the comparators CP1, CP2 and the synchronous block FFB.
  • the comparator CP1 comprises an asynchronous comparator ACP1 receiving the values VAL and B2 / 4, and a synchronization flip-flop FF1 whose clock input H receives the input signal CK1 and triggers the flip-flop FF1 on the falling edge of the signal CK1.
  • the comparator ACP1 provides a control signal DETIa on the input D of the flip-flop FF1.
  • the output Q of the flip-flop FF1 provides the control signal DET1, which is synchronized with the falling edges of the signal CK1 (the output Q copying the input D at each falling edge).
  • the comparator CP2 comprises an asynchronous comparator ACP2 receiving the values VAL and B2 / 2, and a synchronization flip-flop FF2 whose clock input receives the signal CK1 and triggers the flip-flop FF2 on the falling edge of the signal CK1.
  • the asynchronous comparator ACP2 provides an asynchronous control signal DET2a and the Q output of the flip-flop FF2 provides the control signal DET2 which is synchronized with the falling edges of the signal CK1.
  • the FFB block comprises three synchronous flip-flops FF3, FF4, FF5.
  • the flip-flops FF3, FF4 are triggered when their clock input H receives a rising edge and the flip-flop FF5 is triggered when its clock input H receives a falling edge.
  • the flip-flop FF3 receives the signal CK1 on its clock input H and receives the signal DET1 on its input D. Its output Q provides the control signal SDET1.
  • the signal DET1 is copied to the output Q with a half delay period, at each rising edge of the signal CK1, to form the signal SDET1.
  • the flip-flop FF4 receives the signal CK1 on its clock input H and receives the signal DET2 on its input D. Its output Q provides the control signal SDET2. Thus, the signal DET2 is copied to the output Q with a half delay period, at each rising edge of the signal CK1, to form the signal SDET2.
  • the flip-flop FF5 forms a divider by 2, its inverted output / Q being connected to its input D. Its clock input H receives the signal SDET2 and its output Q supplies the signal PH. The signal PH is therefore synchronized with the signal SDET2 and passes alternately to 0 or 1 at each falling edge of the signal SDET1.
  • the signal PH enables the logic block ALCT to generate the output signal control signals SET, RST in two distinct phases, each phase having the same duration as the period T2 of the output signal, so that to control with accurately the temporal positioning of the rising and falling edges of the output signal CK2.
  • the logic block ALCT chooses one of the control signals DET1, DET2, SDET3, SDET4 as the signal SET and RST, taking into account on the one hand the signal PH and on the other hand the bits b1, b0 of lower weight of the division setpoint, in order to correct the rounding error on the two low-order bits made by the divider DV4 and the rounding error on the lower-order bit made by the divider DIV2.
  • the setpoint is an even value but the bit bl is equal to 1, so that the rounding error concerns only the bit bl.
  • the period T2 of the output signal is therefore identical during each phase and is again of the (N-O, 5) * T1 type.
  • Table 1 also shows that the signal PH and the bits b0 bO allow the ALCT logic block to generate the counter reset STO signals ST1, distinguishing the following cases:
  • the timing diagram of FIG. 6 represents the form of the signals CK1, DET1, SDET1, PH, DET2, SDET2, SET, RST, ST0, ST1, CK2 and the value counting VAL in the case where a division setpoint equal to 8 (1000) is applied to the frequency divider. It can be seen that the count value does not exceed the value 4 because of the division by 2 of the set point B2 to generate the control signal DET2 (which determines the duration of the period of the output signal). Thus, the period T2 of the output signal is equal to 4 * T1 instead of 8 * T1, which is an output frequency F2 doubled.
  • doubling the output frequency makes it possible to apply to the divider according to the invention an input frequency P1 equal to half the input frequency FO to be applied to the divider of FIG. IA to get the same output signal CK2. This results in lower power consumption of the divider.
  • FIG. 7 schematically represents the structure of a contactless integrated circuit IC1.
  • the integrated circuit ICI is a UHF passive transponder comprising an ICT contactless communication interface circuit, a CCT control circuit and an electrically erasable and electrically programmable MEM memory (EEPROM or FLASH).
  • the circuit ICT is connected to an antenna circuit ACT in the form of a dipole allowing it to receive coded data by modulation of an electric field EFLD oscillating at a UHF frequency, for example 800 MHz, the EFLD field being emitted by a reader contactless integrated circuit.
  • the ICT circuit also transmits data, here by modulating the reflection coefficient of the ACT antenna circuit (backscattering technique).
  • the control circuit CCT is preferably a wired logic circuit.
  • the circuit CCT thus receives CMD commands via the ICT interface circuit (for example commands for reading or writing the memory), and transmits RSP responses via the ICT circuit.
  • the contactless communication protocol used is for example defined by the EPC TM -GEN2 industrial specification.
  • the synchronization circuit comprises an ICMPT counter which is controlled by an FSM logic machine ("Finite State Machine").
  • FSM Finite State Machine
  • the logic machine FSM applies to the counter a reset signal RST and an authorization signal count ENBL.
  • the counter is clocked by a clock signal CK1 of frequency F1 supplied by an oscillator OSC.
  • the counter provides a count value A.
  • the value B is memorized by a reference register CREG and is applied to the frequency divider DIVF2 according to the invention, which receives the clock signal CK1 as an input signal.
  • the logic machine FSM activates the counter ICMPT by carrying the signal ENBL to 1, on detection of a given event, for example the reception of a synchronization frame (continuous signal to 1 received via the interface ICT), and gives the ENBL signal at 0 when the event is no longer detected.
  • the signal CK2 is thus synchronized with an external clock signal used to generate the synchronization signal (for example the clock signal of a contactless integrated circuit reader).
  • the synchronized signal CK2 is for example used as a subcarrier for retromodulation steps
  • the advantage of the invention is that the frequency F1 of the internal clock signal CK1 of the transponder can be divided by 2 to obtain the synchronized frequency F2. This results in lower power consumption.
  • the transponder is electrically powered by the ambient electric field, such an economy of electrical consumption improves the overall performance of the transponder and in particular its maximum distance of communication with a reader.
  • the first aspect of the invention can be used to produce a frequency divider having no error on the duty cycle, whose output frequency is equal to Fl / B and is not doubled as previously.
  • the signals PH 7 STO, DET 2 are not necessary.
  • the truth table of the ALCT block can then be in accordance with Table 2 below.

Abstract

L ' invention concerne un diviseur de fréquence binaire (DIVF2) comprenant un compteur (CMPT) cadencé par un signal d'entrée (CKl), des moyens (CPl, CP2) pour comparer un valeur de comptage (VAL) à des première et seconde valeurs de seuil (B2/2, B2/4) et fournir des premier et deuxième signaux de contrôle (DETl, DET2) synchronisés avec des fronts de variation d'un premier type du signal d'entrée (CKl). Selon l'invention, le diviseur comprend des moyens (FFB) pour fournir au moins un troisième signal de contrôle (SDETl, SDET2) décalé d'une demi-période du signal d'entrée (CKl) par rapport à l'un des premier ou second signaux de contrôle (DETl, DET2), et des moyens de contrôle (ALCT) pour générer le signal de sortie (CK2) à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit (bl,b0) de plus faible poids de la consigne de division. Application notamment aux transpondeurs UHF.

Description

DIVISEUR DE FREQUENCE BINAIRE
La présente invention concerne un diviseur de fréquence binaire à logique câblée recevant un signal d'entrée de fréquence déterminée et fournissant un signal de sortie ayant une fréquence inférieure à la fréquence d ' entrée .
Les diviseurs de fréquence binaire à logique câblée sont avantagés par leur structure simple, peu coûteuse à implémenter et occupant une faible surface de silicium. La contrepartie de cette simplicité est qu'ils présentent diverses limitations. Notamment, la période du signal de sortie qu'ils fournissent ne peut être incrémentëe que par une valeur constante égale à la période du signal d'entrée qui leur est appliqué. De même, le rapport cyclique du signal de sortie n'est pas tout à fait constant et est fonction de la valeur d'une consigne de division qui leur est appliquée.
Ceci sera mieux compris en se référant à la figure IA qui représente la structure classique d'un diviseur de fréquence binaire DIVFl. Le diviseur est agencé ici pour fournir un signal de sortie ayant un rapport cyclique de 0,5 et fonctionne sous 4 bits. Il comprend un compteur binaire CMPT, un diviseur DIV2 , deux comparateurs synchrones CPl, CP2 et une bascule asynchrone RSl de type RS. Le compteur CMPT est cadencé par un signal d'entrée CKO de fréquence FO et fournit une valeur de comptage VAL qui est incrémentée à chaque front montant du signal CKO . La valeur de comptage VAL est appliquée sur une entrée de chaque comparateur CPl, CP2. Le comparateur CPl reçoit sur une seconde entrée une valeur de seuil REFl et le comparateur CP2 reçoit sur une seconde entrée une valeur de seuil REF2. La valeur de seuil REFl est égale à Bl/2 et est fournie par le diviseur DIV2 à partir de la consigne Bl. La valeur de seuil REF2 est égale à la consigne Bl.
Comme représenté sur la figure IB, le diviseur DIV2 est un circuit asynchrone à décalage qui effectue une division par 2 de la consigne Bl en effectuant un décalage à droite des bits b3, b2, bl, bo de la consigne sans report après la virgule, de sorte que l'erreur d'arrondi sur la valeur de seuil REFl est égale à 1 pour un chiffre impair et est égale à 0 pour un chiffre pair. Le comparateur CPl fournit un signal de contrôle DETl synchronisé avec les fronts descendants du signal CKO et le comparateur CP2 fournit un signal de contrôle DET2 également synchronisé avec les fronts descendants du signal CKO. Le signal DETl est appliqué sur l'entrée R de la bascule RSl (entrée de remise à zéro) et le signal DET2 appliqué sur l'entrée S de la bascule RSl (entrée de mise à 1) . Le signal DET2 est appliqué sur une entrée INl du compteur CMPT en tant que signal de réinitialisation à 1 du compteur. Le signal de sortie CK2, de fréquence F2=FO/B1, est fourni par une sortie Q de la bascule RSl.
La figure 2 représente la forme des signaux CK2, DETl, DET2 et la valeur de comptage VAL en fonction du signal d'entrée, pour une consigne Bl égale à 8 (soit 1000 en binaire) . Le signal CK2 passe à 0 lorsque le signal de contrôle DETl passe à 1 et passe à 1 lorsque le signal de contrôle DET2 passe à 1, en synchronisation avec les fronts descendants du signal CKO, tandis que la réinitialisation à 1 de la valeur de comptage intervient sur front montant du signal CKO, comme son incrémentation.
En raison de l'erreur d'arrondi sur la division binaire, le rapport cyclique du signal de sortie CK2 est exactement égal à 0,5 pour une valeur paire de la consigne B (exemple représenté) mais se trouve décalé d'une période TO du signal CKO (T0=l/F0) pour les valeurs impaires de la consigne. En effet, la division par 2 d'une valeur impaire sans report après la virgule donne le même résultat que la division par 2 de la valeur paire précédente. Par exemple, la division de 4 (0100) donne 2
(0010) et la division de 5 (0101) donne également 2
(0010) puisque le bit de poids faible de la consigne est supprimé par le décalage à droite. La précision du rapport cyclique est donc fonction de la période TO du signal d'entrée CKO et de la consigne de division. Plus la consigne de division est élevée, plus l'erreur sur le rapport cyclique est faible . Par ailleurs, le pas de la période T2 du signal de sortie CK2 (incrément minimal) est égal à la période TO du signal d'entrée. En effet si la consigne Bl passe d'une valeur B à une valeur B+l, la période T2 du signal de sortie CK2 passe de B*T0 à (B+l) *T0 soit B*T0+T0. Le pas en fréquence correspondant, égal à F0/B2+B, est également dépendant de la fréquence d'entrée FO bien qu'il soit non linéaire et fonction de la valeur B de la consigne Bl.
Etant donné que la consommation électrique d'un tel diviseur augmente proportionnellement avec la fréquence d'entrée FO, il est souhaitable, dans la pratique, de choisir une fréquence FO qui soit aussi faible que possible pour une fréquence de sortie F2 qui est généralement déterminée par un cahier des charges . Ainsi, de façon générale, la fréquence minimale FO à appliquer à 1 ' entrée du diviseur est déterminée en fonction des caractéristiques du signal de sortie CK2.
Par exemple, dans le cadre de la réalisation d'un circuit intégré sans contact RFID de type passif conforme à la spécification industrielle EPC™-GEN2 ("Radio- Frequency Identity Protocols Class-1 Génération-2 - UHF RFID Protocol for Communications afc 860 MHz - 960 MHz") , les auteurs de la présente invention ont été confrontés à la nécessité de prévoir un circuit diviseur de fréquence fournissant un signal de sortie CK2 ayant un rapport cyclique compris entre 0,4 et 0,6, dont la période peut être ajustée par pas de 200 ns et ayant une période minimale T2 de 1,2 microseconde.
Un pas de 200 ns pour la période du signal de sortie impose ainsi une période TO du signal d'entrée de 200 ns, soit une fréquence d'entrée FO de 5 MHz (1/T0) . La période minimale T2 de 1,2 microsecondes correspond à une fréquence F2 de 833 KHz et impose une consigne de division égale à 6. Avec une consigne de division minimale égale à 6, l'erreur maximale sur le rapport cyclique, pour la consigne de valeur impaire la plus proche de 6, soit 7, est d'une demi-période du signal d'entrée sur sept périodes au total, soit une erreur de 7% entrant dans la fourchette de tolérance définie par le cahier des charges. Toutefois, une fréquence d'entrée FO de 5 MHz est une fréquence très élevée impliquant une consommation électrique non négligeable, peu compatible avec une application à un transpondeur passif qui s'alimente électriquement à partir d'un champ électrique ambiant émis par un lecteur de circuit intégré sans contact .
Ainsi, la présente invention vise un procédé de division de fréquence binaire et une structure de diviseur de fréquence binaire qui permette de diminuer la fréquence d'entrée sans perte de précision en ce qui concerne la finesse du pas en fréquence et l'erreur sur le rapport cyclique.
Cet objectif est atteint par la prévision d'un procédé pour diviser la fréquence d'un signal d'entrée et fournir un signal de sortie ayant une fréquence inférieure à la fréquence d'entrée, comprenant les étapes consistant à : définir une consigne de division, définir une première valeur de seuil et une seconde valeur de seuil qui sont fonction de la consigne de division, incrémenter une valeur de comptage au rythme du signal d'entrée, comparer la valeur de comptage avec la première valeur de seuil et avec la seconde valeur de seuil et produire, en synchronisation avec des fronts de variation d'un premier type du signal d'entrée, un premier signal de contrôle et un deuxième signal de contrôle, le procédé comprenant en outre les étapes consistant à produire au moins un troisième signal de contrôle décalé d'une demi- période du signal d'entrée par rapport à l'un des premier ou second signaux de contrôle, et générer le signal de sortie à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit de plus faible poids de la consigne de division, de manière à ajuster la période du signal de sortie ou le rapport cyclique du signal de sortie avec une précision au moins égale à la demi-période du signal d'entrée.
Selon un mode de réalisation, le procédé comprend les étapes consistant à produire un troisième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au premier signal de contrôle, produire un quatrième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au deuxième signal de contrôle, produire un cinquième signal de contrôle de fréquence égale à la moitié de la fréquence du signal de sortie, et générer le signal de sortie à partir de signaux de contrôle choisis parmi les quatre signaux de contrôle en fonction de la valeur d'au moins deux bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.
Selon un mode de réalisation, le procédé comprend une étape consistant à réinitialiser cycliquement la valeur de comptage à 0 ou à 1 en fonction de la valeur des bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.
Selon un mode de réalisation, le signal de sortie est contrôlé au moyen d'un circuit à logique câblée asynchrone recevant en entrée les cinq signaux de contrôle et au moins le bit de plus faible poids de la consigne de division, et fournissant des signaux de mise à 0 et de mise à 1 du signal de sortie. Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division et multipliée par deux, la première valeur de seuil est égale au résultat de la division binaire par 4 de la consigne de division, sans report après la virgule, et la seconde valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule . Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division, la première valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule, et la seconde valeur de seuil est égale à la consigne de division.
L'invention concerne également un diviseur de fréquence binaire à logique câblée, recevant un signal d'entrée ayant une fréquence déterminée et fournissant un signal de sortie ayant une fréquence inférieure à la fréquence d'entrée, et comprenant une entrée pour recevoir une consigne de division, un compteur cadencé par le signal d'entrée, contenant une valeur de comptage, - des moyens pour fournir une première et une seconde valeurs de seuil en fonction de la consigne de division, des moyens pour comparer la valeur de comptage aux première et seconde valeurs de seuil et fournir des premier et deuxième signaux de contrôle synchronisés avec des fronts de variation d'un premier type du signal d'entrée, des moyens pour fournir au moins un troisième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport à l'un des premier ou second signaux de contrôle, et des moyens de contrôle pour générer le signal de sortie à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit de plus faible poids de la consigne de division, de telle sorte que le pas de la période du signal de sortie ou le rapport cyclique du signal de sortie peut être ajusté avec une précision au moins égale à la demi-période du signal d ' entrée .
Selon un mode de réalisation, le diviseur comprend des moyens pour fournir un troisième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au premier signal de contrôle, des moyens pour fournir un quatrième signal de contrôle décalé d'une demi-période du signal d'entrée par rapport au deuxième signal de contrôle, des moyens pour produire un cinquième signal de contrôle de fréquence égale à la moitié de la fréquence du signal de sortie, et les moyens de contrôle sont agencés pour générer le signal de sortie à partir de signaux de contrôle choisis parmi les quatre signaux de contrôle en fonction de la valeur d'au moins deux bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.
Selon un mode de réalisation, les moyens de contrôle fournissent des signaux pour réinitialiser cycliquement le compteur avec une valeur de comptage égale à 0 ou égale à 1 en fonction de la valeur des bits de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle.
Selon un mode de réalisation, les moyens de contrôle comprennent un circuit à logique câblée asynchrone recevant en entrée les cinq signaux de contrôle et au moins le bit de plus faible poids de la consigne de division, et fournissant des signaux de mise à 0 et de mise à 1 du signal de sortie. Selon un mode de réalisation, le diviseur comprend un premier diviseur binaire pour fournir la première valeur de seuil à partir de la consigne de division, un second diviseur binaire pour fournir la seconde valeur de seuil à partir de la consigne de division, un premier comparateur logique synchronisé avec les fronts de variation du premier type du signal d'entrée, fournissant le premier signal de contrôle lorsque la valeur de comptage est égale à la première valeur de seuil, un second comparateur logique synchronisé avec les fronts de variation du premier type du signal d'entrée, fournissant le second signal de contrôle lorsque la valeur de comptage est égale à la seconde valeur de seuil, une première bascule synchronisée avec des fronts de variation d'un second type du signal d'entrée, recevant le premier signal de contrôle et fournissant le troisième signal de contrôle, une seconde bascule synchronisée avec les fronts de variation du second type du signal d'entrée, recevant le second signal de contrôle et fournissant le quatrième signal de contrôle, et un diviseur par deux synchronisé avec les fronts de variation du second type du signal d'entrée, recevant le troisième signal de contrôle et fournissant le cinquième signal de contrôle.
Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division et multipliée par deux, la première valeur de seuil est égale au résultat de la division binaire par 4 de la consigne de division sans report après la virgule, et la seconde valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division sans report après la virgule.
Selon un mode de réalisation, la fréquence du signal de sortie est égale à la fréquence du signal d'entrée divisée par la consigne de division, la première valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule, et la seconde valeur de seuil est égale à la consigne de division.
L'invention concerne également un circuit intégré, notamment un transpondeur passif, comprenant un diviseur selon l'invention.
Selon un mode de réalisation, le signal d'entrée du diviseur est un signal d'horloge interne, le diviseur est agencé pour fournir un signal de sortie dont la fréquence est égale à la fréquence d'entrée divisée par la consigne de division et multipliée par deux, et la consigne de division est fournie par un circuit de comptage du nombre de périodes du signal d'horloge interne intervenant pendant la durée d'un événement externe, divisée par une valeur prédéterminée .
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un diviseur binaire selon l ' invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
- les figures IA, IB précédemment décrites représentent respectivement un diviseur de fréquence binaire classique et un détail de réalisation d'un élément du diviseur, la figure 2 est un chronogramme représentant des signaux ou des valeurs binaires apparaissant dans le diviseur de fréquence de la figure IA,
- la figure 3 représente un diviseur de fréquence binaire selon 1 ' invention,
- la figure 4 est une vue plus détaillée de la structure de certains éléments présents dans le diviseur de fréquence selon 1 ' invention,
- la figure 5 est une table de vérité décrivant le fonctionnement d'un bloc de contrôle logique présent dans le diviseur de fréquence selon 1 ' invention, la figure 6 est un chronogramme représentant des signaux ou des valeurs binaires apparaissant dans le diviseur de fréquence selon 1 ' invention, - la figure 7 représente schématiquement la structure d'un transpondeur UHF, et
- la figure 8 représente un circuit de synchronisation d'horloge présent dans le transpondeur de la figure 7 et comprenant un diviseur de fréquence selon l'invention. Une première limitation technique d'un diviseur binaire classique tel que représenté en figure IA est imposée par la nécessité de synchroniser les étapes d'incrémentation de la valeur de comptage VAL et les étapes de production des signaux de contrôle DETl, DET2. Pour cette raison, la valeur de comptage VAL est incrémentée sur front montant du signal d'entrée CKO tandis que les signaux de contrôle DETl, DET2 sont fournis sur front descendant du signal CKO (ou vice- versa) . Comme le signal de sortie CK2 est généré à partir des signaux de contrôle DETl, DET2, les variations du signal de sortie (fronts montants et fronts descendants) sont nécessairement synchronisées sur des fronts d'un même type du signal d'entrée, ici des fronts descendants. Il en résulte que le rapport cyclique du signal de sortie CK2 et la période T2 du signal de sortie CK2 ne peuvent être ajustés avec une précision meilleure que la période TO du signal d'entrée CKO.
Selon un premier aspect de 1 ' invention, on propose de réaliser un diviseur de fréquence recevant un signal d'entrée CKl de fréquence Fl et fournissant un signal de sortie CK2 de fréquence F2 en utilisant des signaux de contrôle supplémentaires qui sont décalés d'une demi- période du signal d'entrée par rapport aux signaux de contrôle classiques DETl, DET2. Le signal de sortie CK2 est généré en utilisant à la fois les signaux de contrôle supplémentaires et les signaux de contrôle DETl, DET2. Une telle caractéristique permet d'ajuster à la demi- période près les intervalles de temps s ' écoulant entre les fronts de variation montants et descendants du signal de sortie, pour ajuster la période du signal de sortie ou le rapport cyclique du signal de sortie avec une précision d'une demi-période du signal d'entrée.
Plus particulièrement, cette caractéristique offre deux possibilités :
- ajuster le rapport cyclique à la demi-période près pour corriger l'erreur d'arrondi apparaissant avec les consignes de division de valeur impaire, sans modifier le pas de la période T2 du signal de sortie, ou - ajuster la période T2 du signal de sortie à la demi- période près du signal d'entrée CKl et fournir une fréquence de sortie F2 égale à la fréquence d'entrée divisée par la consigne de division et multipliée par 2, soit F2=2*Fl/B, "B" étant la valeur de la consigne de division, sans augmenter l'erreur sur le rapport cyclique
(pour une fréquence de sortie identique) .
La seconde possibilité, formant le second aspect de 1 ' invention, est très avantageuse dans des applications où la consommation électrique du diviseur doit être réduite. En effet, comme cela a été vu plus haut, le pas dT de la période T2 du signal de sortie, généralement fixé par un cahier des charges, impose dans un diviseur classique une fréquence minimale égale à 1/dT à l'entrée du diviseur. Toutefois, si la fréquence de sortie F2 est égale à 2F1/B au lieu de Fl/B, le pas dT impose alors une fréquence d'entrée minimale égale à l/2*dT, soit la moitié de la fréquence d'entrée minimale d'un diviseur classique. Le diviseur peut donc être cadencé par un signal d'entrée dont la fréquence est divisée par deux, pour un signal de sortie identique.
La figure 3 représente la structure d'un diviseur de fréquence DIVF2 mettant en œuvre les deux aspects de l'invention. Le diviseur DIVF2 comprend un compteur CMPT cadencé par un signal d'entrée CKl de fréquence Fl, deux comparateurs logiques synchrones CPl, CP2 et une bascule asynchrone RSl de type RS dont la sortie Q fournit un signal CK2 de fréquence F2 formant le signal de sortie du diviseur. La valeur de comptage VAL présente dans le compteur CMPT, ici de quatre bits, est appliquée sur une entrée du comparateur CPl et sur une entrée du comparateur CP2. Le comparateur CPl reçoit sur une seconde entrée une valeur de seuil REFl et le comparateur CP2 reçoit sur une seconde entrée une valeur de seuil REF2, les valeurs de seuils étant également codées sur quatre bits . Le comparateur CPl fournit un signal de contrôle DETl et le comparateur CP2 fournit un signal de contrôle DET2. Les signaux DETl, DET2 sont synchronisés ici avec les fronts descendants du signal d'entrée CKl tandis que la valeur de comptage VAL est incrémentée en synchronisation avec les fronts montants du signal CKl.
Selon 1 ' invention, le diviseur de fréquence comprend un bloc synchrone FFB fournissant deux signaux de contrôle supplémentaires SDETl, SDET2. Le signal SDETl est décalé d'une demi-période du signal CKl par rapport au signal DETl et le signal SDET2 est décalé d'une demi- période du signal CKl par rapport au signal DET2.
Les signaux DETl, DET2, SDETl et SDET2 sont appliqués à un bloc logique asynchrone ALCT qui génère, à partir de ces signaux, des signaux SET et RST. Le signal SET est appliqué sur l'entrée S de la bascule RSl en tant que signal de mise à 1, tandis que le signal RST est appliqué sur l'entrée R de la bascule RSl en tant que signal de remise à 0. Le signal SET permet ainsi de mettre à 1 le signal de sortie CK2 (front montant) et le signal RST permet de le mettre à 0 (front descendant) .
Le circuit logique ALCT peut ainsi ajuster les fronts montants du signal de sortie CK2 avec une précision d'une demi-période du signal d'entrée CKl. De même, il peut ajuster les fronts descendants du signal de sortie CK2 avec une précision d'une demi-période du signal CKl .
Le diviseur, comprend également un diviseur binaire DIV4 effectuant une division par 4 sans report après la virgule, et un diviseur binaire DIV2 effectuant une division par 2 sans report après la virgule. Par ailleurs, le bloc FFB fournit un signal de phase PH au bloc logique ALCT et le bloc logique ALCT applique au compteur CMPT deux signaux STO, STl de réinitialisation distincts. Le signal STO permet de réinitialiser le compteur avec la valeur 0 (soit 0000 en binaire) et le signal STl permet de réinitialiser le compteur avec la valeur 1 (soit 0001 en binaire) . Enfin, le bloc logique ALCT reçoit également les deux derniers bits bl bO de la consigne de division B2, qu'il utilise pour générer les signaux SET, RST, STO et STl d'une manière décrite par le tableau 1 ci-après ainsi que par la figure 5. Le diviseur DIV4 reçoit la consigne de division B2 et effectue deux décalages à droite, par aiguillage des bits b3, b2 de la consigne B2 vers les bits bl, bO du résultat B2/4, tout en mettant à 0 les bits b3, b2 du résultat. Le diviseur DIV2 fournit ainsi la valeur B2/4 avec une erreur d'arrondi portant sur les deux bits de poids faible de la consigne Bl. Le résultat B2/4 est appliquée au comparateur CPl en tant que valeur de seuil REFl.
Le diviseur DIV2, dont la structure est représentée en figure IB, reçoit également la consigne B2 et effectue un décalage à droite des bits b3, b2, bl de la consigne B2, en mettant à 0 le bit b4 du résultat B2/2. Le diviseur DIV2 fournit ainsi la valeur B2/2 avec une erreur d'arrondi portant sur le bit de plus faible poids de la consigne de division.
La valeur B2/4 est appliquée au comparateur CPl en tant que valeur de seuil REFl et la valeur B2/2 est appliquée au comparateur CP2 en tant que valeur de seuil REF2. La figure 4 représente un exemple de réalisation des comparateurs CPl , CP2 et du bloc synchrone FFB .
Le comparateur CPl comprend un comparateur asynchrone ACPl recevant les valeurs VAL et B2/4, et une bascule de synchronisation FFl dont l'entrée d'horloge H reçoit le signal d'entrée CKl et déclenche la bascule FFl sur front descendant du signal CKl. Le comparateur ACPl fournit un signal de contrôle DETIa sur l'entrée D de la bascule FFl . La sortie Q de la bascule FFl fournit le signal de contrôle DETl, qui est synchronisé avec les fronts descendants du signal CKl (la sortie Q recopiant l'entrée D à chaque front descendant) . De façon similaire le comparateur CP2 comprend un comparateur asynchrone ACP2 recevant les valeurs VAL et B2/2, et une bascule de synchronisation FF2 dont l'entrée d'horloge reçoit le signal CKl et déclenche la bascule FF2 sur front descendant du signal CKl. Le comparateur asynchrone ACP2 fournit un signal de contrôle asynchrone DET2a et la sortie Q de la bascule FF2 fournit le signal de contrôle DET2 qui est synchronisé avec les fronts descendants du signal CKl. Le bloc FFB comprend trois bascules synchrones FF3, FF4, FF5. Les bascules FF3 , FF4 se déclenchent lorsque leur entrée d'horloge H reçoit un front montant et la bascule FF5 se déclenche lorsque son entrée d'horloge H reçoit un front descendant. , La bascule FF3 reçoit le signal CKl sur son entrée d'horloge H et reçoit le signal DETl sur son entrée D. Sa sortie Q fournit le signal de contrôle SDETl. Ainsi, le signal DETl est recopié sur la sortie Q avec une demi- période de retard, à chaque front montant du signal CKl, pour former le signal SDETl.
La bascule FF4 reçoit le signal CKl sur son entrée d'horloge H et reçoit le signal DET2 sur son entrée D. Sa sortie Q fournit le signal de contrôle SDET2. Ainsi, le signal DET2 est recopié sur la sortie Q avec une demi- période de retard, à chaque front montant du signal CKl, pour former le signal SDET2.
La bascule FF5 forme un diviseur par 2 , sa sortie inversée /Q étant connectée à son entrée D. Son entrée d'horloge H reçoit le signal SDET2 et sa sortie Q fournit le signal PH. Le signal PH est donc synchronisé au signal SDET2 et passe alternativement à 0 ou à 1 à chaque front descendant du signal SDETl.
Comme cela apparaît dans le tableau 1, le signal PH permet au bloc logique ALCT de générer les signaux SET, RST de contrôle du signal de sortie en deux phases distinctes, chaque phase ayant la même durée que la période T2 du signal de sortie, afin de contrôler avec précision le positionnement temporel des fronts montants et descendants du signal de sortie CK2.
Plus particulièrement, le bloc logique ALCT choisit l'un des signaux de contrôle DETl, DET2, SDET3, SDET4 en tant que signal SET et RST en tenant compte d'une part du signal PH et d'autre part des bits bl, bO de plus faible poids de la consigne de division, afin de corriger l'erreur d'arrondi sur les deux bits de poids faible faite par le diviseur DV4 et l'erreur d'arrondi sur le bit de plus faible poids faite par le diviseur DIV2.
Tableau 1 (table de vérité du bloc logique ALCT)
Figure imgf000017_0001
On distingue ainsi dans le tableau 1 quatre cas différents :
1) bl bO = 00
2) bl bO = 01
3) bl bO = 10
4) bl bO = 11
Dans le cas 1, le diviseur fonctionne de façon classique (hormis le fait que la fréquence de sortie est doublée) car la consigne est un multiple de 4 et aucune erreur d'arrondi n'intervient lors de sa division par 2 et par 4 par les diviseurs DIV2 et DIV4. On voit ainsi que le signal de sortie est mis à 1 par le signal DETl (SET=DETl) et est mis à 0 par le signal DET2 (RST=DET2) . De même, le compteur est mis à 1 par le signal DET2 (SETl= DETl) . Dans les cas 2 et 4, la consigne est une valeur impaire et l'erreur d'arrondi concerne donc le bit bO ou les deux bits bl et bO . Au cours de la première phase
(PH=O) le bloc logique met à 1 le signal de sortie lorsque le signal SDETl apparaît (SET=SDETl) et met à 0 le signal de sortie lorsque le signal DET2 apparaît
(RST=DET2) . Au cours de la seconde phase (PH=I) , le bloc logique met à 1 le signal de sortie lorsque le signal
DETl apparaît (SET=DETl) et met à 0 le signal de sortie lorsque le signal SDET2 apparaît (RST=SDET2) . La période T2 du signal de sortie est donc identique pendant chaque phase et est égale à (N-O, 5) *T1, N étant un nombre entier représentant le nombre de périodes entières Tl du signal d'entrée s 'écoulant entre l'instant où DETl passe à 1 et 1 ' instant où DET2 passe à 1.
Dans le cas 3, la consigne est une valeur paire mais le bit bl est égal à 1, de sorte que l'erreur d'arrondi ne concerne que le bit bl . Au cours de la première phase (PH=O) le bloc logique met à 1 le signal de sortie lorsque le signal SDETl apparaît (SET=SDETl) et met à 0 le signal de sortie lorsque le signal DET2 apparaît (RST=DET2) . Au cours de la seconde phase (PH=I) , le bloc logique met à 1 le signal de sortie lorsque le signal SDETl apparaît (SET=SDETl) et met à 0 le signal de sortie lorsque le signal DET2 apparaît (RST=DET2) . La période T2 du signal de sortie est donc identique pendant chaque phase et est de nouveau du type (N-O, 5) *T1.
Le tableau 1 montre également que le signal PH et les bits bl bO permettent au bloc logique ALCT de générer les signaux STO, STl de réinitialisation du compteur en distinguant les cas suivants :
- dans les cas 1 et 3 (consigne de division paire) , le compteur est remis à 1 par le signal DET2 (ST1=DET2) comme dans un diviseur classique tel que celui représenté en figure IA,
- dans les cas 2 et 4 (consigne de division impaire) le compteur est remis à 1 par le signal DET2 (ST1=DET2) au cours de la première phase (PH=O) mais est remis à 0 par le signal DET2 (ST0=DET2) au cours de la seconde phase (PH=I) .
A titre d'illustration de ce gui vient d'être décrit, le chronogramme de la figure 6 représente la forme des signaux CKl, DETl, SDETl, PH, DET2, SDET2, SET, RST, STO, STl, CK2 ainsi que la valeur de comptage VAL dans le cas où une consigne de division égale à 8 (1000) est appliquée au diviseur de fréquence. On voit que la valeur de comptage ne dépasse pas la valeur 4 en raison de la division par 2 de la consigne B2 pour générer le signal de contrôle DET2 (lequel détermine la durée de la période du signal de sortie) . Ainsi, la période T2 du signal de sortie est égale à 4*T1 au lieu de 8*T1, soit une fréquence de sortie F2 doublée.
On note sur la figure 6 que la réinitialisation du compteur par le signal STl est effectuée de façon asynchrone, avant l'apparition du front montant du signal d'entrée CKl. De même, bien que cela n'apparaisse pas dans cet exemple, la réinitialisation du compteur par le signal STO est effectuée de façon asynchrone. Ainsi, lorsque le front montant suivant du signal CKl apparaît, la valeur de comptage VAL n'est pas incrémentée car le signal STl (ou STO) est encore à 1 et la maintient à 1 (ou à 0) . La durée de la valeur de comptage après réinitialisation est donc sensiblement plus longue que celle des autres valeurs de comptage, et la durée de la dernière valeur de comptage avant réinitialisation est sensiblement plus courte que celle des autres valeurs de comptage. Cette caractéristique est secondaire. Elle n'est liée qu'à des raisons purement techniques et n'a pas d'incidence sur le signal de sortie du diviseur.
Comme indiqué plus haut, le fait de multiplier par deux la fréquence de sortie permet d'appliquer au diviseur selon l'invention une fréquence d'entrée Pl égale à la moitié de la fréquence d'entrée FO devant être appliquée au diviseur de la figure IA pour obtenir le même signal de sortie CK2. Il en résulte une moindre consommation électrique du diviseur.
Une application de l'invention sera maintenant décrite en relation avec les figures 7 et 8. La figure 7 représente schématiquement la structure d'un circuit intégré sans contact ICI. Le circuit intégré ICI est un transpondeur passif UHF comprenant un circuit d'interface de communication sans contact ICT, un circuit de contrôle CCT et une mémoire MEM effaçable et programmable électriquement (EEPROM ou FLASH) . Le circuit ICT est relié à un circuit d'antenne ACT en forme de dipôle lui permettant de recevoir des données codées par modulation d'un champ électrique EFLD oscillant à une fréquence UHF, par exemple 800 MHz, le champ EFLD étant émis par un lecteur de circuit intégré sans contact. Le circuit ICT émet également des données, ici par modulation du coefficient de réflexion du circuit d'antenne ACT (technique de rétromodulation appelée "backscattering") . Le circuit de contrôle CCT est de préférence un circuit à logique câblée.
Le circuit CCT reçoit ainsi des commandes CMD via le circuit d'interface ICT (par exemple des commandes de lecture ou d'écriture de la mémoire), et émet des réponses RSP via le circuit ICT. Le protocole de communication sans contact utilisé est par exemple défini par la spécification industrielle EPC™-GEN2.
A l'intérieur du circuit de contrôle CCT est prévu un circuit de synchronisation représenté schématiquement en figure 8. Le circuit de synchronisation comprend un compteur ICMPT qui est contrôlé par une machine logique FSM ("Finite State Machine") . A cet effet, la machine logique FSM applique au compteur un signal de remise à zéro RST et un signal d'autorisation de comptage ENBL. Le compteur est cadencé par un signal d'horloge CKl de fréquence Fl fourni par un oscillateur OSC. Le compteur fournit une valeur de comptage A. La valeur de comptage A est appliquée à un diviseur DIVN qui fournit le résultat B = A/N, N étant une valeur de resynchronisation prédéterminée. La valeur B est mémorisée par un registre de consigne CREG et est appliquée au diviseur de fréquence DIVF2 selon l'invention, qui reçoit le signal d'horloge CKl comme signal d'entrée. Ainsi, le diviseur DIVF2 fournit le signal CK2 de fréquence F2 = 2F1/B.
La machine logique FSM active le compteur ICMPT en portant le signal ENBL à 1, sur détection d'un événement déterminé, par exemple la réception d'une trame de synchronisation (signal continu à 1 reçu via l'interface ICT) , et remet le signal ENBL à 0 lorsque 1 ' événement n'est plus détecté. Lorsque le comptage est terminé, la valeur A/N fournie par le diviseur DIVN est utilisée par le circuit intégré pour générer le signal CK2 dont la période T2 est égale à B*Tl/2 soit (A/N*Tl)/2, avec Tl= 1/Fl. Le signal CK2 est donc synchronisé avec un signal d'horloge externe ayant servi à générer le signal de synchronisation (par exemple le signal d'horloge d'un lecteur de circuit intégré sans contact) . Le signal synchronisé CK2 est par exemple utilisé comme sous- porteuse pour des étapes de rétromodulation
(backscattering) permettant au circuit intégré de renvoyer des données via le circuit d'antenne ACT.
Dans une telle application, l'avantage de l'invention est que la fréquence Fl du signal d'horloge interne CKl du transpondeur peut être divisée par 2 pour l'obtention de la fréquence synchronisée F2. Il en résulte une moindre consommation d'énergie électrique. Comme le transpondeur est alimenté électriquement par le champ électrique ambiant, une telle économie de consommation électrique améliore les performances globales du transpondeur et notamment sa distance maximale de communication avec un lecteur.
Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses autres applications et variantes de réalisation. Notamment, comme indiqué plus haut, le premier aspect de l'invention peut être utilisé pour réaliser un diviseur de fréquence ne présentant aucune erreur sur le rapport cyclique, dont la fréquence de sortie est égale à Fl/B et n'est pas doublée comme précédemment. Dans ce cas, les signaux PH7STO, DET2 ne sont pas nécessaires. La table de vérité du bloc ALCT peut alors être conforme au tableau 2 ci- après .
Tableau 2 (variante de la table de vérité du bloc logique ALCT)
Figure imgf000022_0001

Claims

REVENDICATIONS
1. Procédé pour diviser la fréquence (Fl) d'un signal d'entrée (CKl) et fournir un signal de sortie (CK2) ayant une fréquence (F2) inférieure à la fréquence d'entrée (Fl) , comprenant les étapes consistant à : - définir une consigne de division (B2) ,
- définir une première valeur de seuil (B2/4) et une seconde valeur de seuil (B2/2) qui sont fonction de la consigne de division,
- incrémenter une valeur de comptage (VAL) au rythme du signal d'entrée,
- comparer la valeur de comptage (VAL) avec la première valeur de seuil (B2/4) et avec la seconde valeur de seuil
(B2/2) et produire, en synchronisation avec des fronts de variation d'un premier type du signal d'entrée, un premier signal de contrôle (DETl) et un deuxième signal de contrôle (DET2) , caractérisé en ce qu'il comprend en outre les étapes consistant à : produire au moins un troisième signal de contrôle (SDETl, SDET2) décalé d'une demi-période du signal d'entrée (CKl) par rapport à l'un des premier ou second signaux de contrôle (DETl, DET2) , et
- générer le signal de sortie (CK2) à partir de signaux de contrôle (DETl, DET2, SDETl, SDET2) choisis en fonction de la valeur d'au moins un bit (bl, bO) de plus faible poids de la consigne de division, de manière à ajuster la période du signal de sortie ou le rapport cyclique du signal de sortie avec une précision au moins égale à la demi-période du signal d'entrée (CKl) .
2. Procédé selon la revendication 1, comprenant les étapes consistant à :
- produire un troisième signal de contrôle (SDETl) décalé d'une demi-période du signal d'entrée (CKl) par rapport au premier signal de contrôle (DETl) , - produire un quatrième signal de contrôle (SDET2) décalé d'une demi-période du signal d'entrée par rapport au deuxième signal de contrôle (DET2) , produire un cinquième signal de contrôle (PH) de fréquence égale à la moitié de la fréquence (F2) du signal de sortie (CK2) , et
- générer le signal de sortie à partir de signaux de contrôle choisis parmi les quatre signaux de contrôle (DETl, DET2, SDETl, SDET2) en fonction de la valeur d'au moins deux bits (bl, bO) de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle (PH) .
3. Procédé selon la revendication 2, comprenant une étape consistant à réinitialiser cycliquement la valeur de comptage à 0 ou à 1 en fonction de la valeur des bits de plus faible poids (bl, bO) de la consigne de division
(B2) et de la valeur du cinquième signal de contrôle
(PH) .
4. Procédé selon l'une des revendications 2 et 3 dans lequel le signal de sortie est contrôlé au moyen d'un circuit à logique câblée asynchrone (ALCT) recevant en entrée les cinq signaux de contrôle (DETl, DET2, SDETl, SDET2, PH) et au moins le bit de plus faible poids (bl, bO) de la consigne de division, et fournissant des signaux de mise à 0 (RST) et de mise à 1 (SET) du signal de sortie (CK2) .
5. Procédé selon l'une des revendications 2 à 4, dans lequel :
- la fréquence du signal (F2) de sortie est égale à la fréquence du signal d'entrée (Fl) divisée par la consigne de division (B2) et multipliée par deux, - la première valeur de seuil (B2/4) est égale au résultat de la division binaire par 4 de la consigne de division, sans report après la virgule, et - la seconde valeur de seuil (B2/2) est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule.
6. Procédé selon 1 ' une des revendications 1 à 4 , dans lequel :
- la fréquence du signal (F2) de sortie est égale à la fréquence du signal d'entrée (Fl) divisée par la consigne de division (B2) , - la première valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule, et
- la seconde valeur de seuil est égale à la consigne de division.
7. Diviseur de fréquence binaire à logique câblée (DIVF2) , recevant un signal d'entrée (CKl) ayant une fréquence déterminée (Fl) et fournissant un signal de sortie (CK2) ayant une fréquence (F2) inférieure à la fréquence d'entrée (Fl), et comprenant :
- une entrée pour recevoir une consigne de division (B2)
- un compteur (CMPT) cadencé par le signal d'entrée (CKl) , contenant une valeur de comptage (VAL) ,
- des moyens (DIV2, DIV4) pour fournir une première et une seconde valeurs de seuil (B2/4, B2/2) en fonction de la consigne de division (B2) , des moyens (CPl, CP2) pour comparer la valeur de comptage (VAL) aux première et seconde valeurs de seuil
(B2/4, B2/2) et fournir des premier et deuxième signaux de contrôle (DETl, DET2) synchronisés avec des fronts de variation d'un premier type du signal d'entrée (CKl), caractérisé en ce qu'il comprend : des moyens (FF3, FF4) pour fournir au moins un troisième signal de contrôle (SDETl, SDET2) décale d'une demi-période du signal d'entrée (CKl) par rapport à l'un des premier ou second signaux de contrôle (DETl, DET2) , et - des moyens de contrôle (ALCT) pour générer le signal de sortie (CK2) à partir de signaux de contrôle (DETl, DET2, SDETl, SDET2) choisis en fonction de la valeur d'au moins un bit (bl,bθ) de plus faible poids de la consigne de division, de telle sorte que le pas de la période du signal de sortie ou le rapport cyclique du signal de sortie peut être ajusté avec une précision au moins égale à la demi-période du signal d'entrée (CKl) .
8. Diviseur selon la revendication 7 , comprenant :
- des moyens (FF3) pour fournir un troisième signal de contrôle (SDETl) décalé d'une demi-période du signal d'entrée (CKl) par rapport au premier signal de contrôle (DETl) , - des moyens (FF4) pour fournir un quatrième signal de contrôle (SDET2) décalé d'une demi-période du signal d'entrée par rapport au deuxième signal de contrôle (DET2) ,
- des moyens (FF5) pour produire un cinquième signal de contrôle (PH) de fréquence égale à la moitié de la fréquence (F2) du signal de sortie (CK2) , et dans lequel les moyens de contrôle (ALCT, RSl) sont agencés pour générer le signal de sortie à partir de signaux de contrôle choisis parmi les quatre signaux de contrôle (DETl, DET2 , SDETl, SDET2) en fonction de la valeur d'au moins deux bits (bl,bθ) de plus faible poids de la consigne de division et de la valeur du cinquième signal de contrôle (PH) .
9. Diviseur selon la revendication 8, dans lequel les moyens de contrôle (ALCT) fournissent des signaux (STO, STl) pour réinitialiser cycliquement le compteur (CMPT) avec une valeur de comptage égale à 0 ou égale à 1 en fonction de la valeur des bits plus faible poids (bl, bO) de la consigne de division (B2) et de la valeur du cinquième signal de contrôle (PH) .
10. Diviseur selon l'une des revendications 8 et 9, dans lequel les moyens de contrôle comprennent un circuit à logique câblée asynchrone (ALCT) recevant en entrée les cinq signaux de contrôle (DETl, DET2, SDETl, SDET2 , PH) et au moins le bit de plus faible poids (bl, bO) de la consigne de division, et fournissant des signaux de mise à 0 (RST) et de mise à 1 (SET) du signal de sortie (CK2) .
11. Diviseur selon l'une des revendications 8 à 10, comprenant :
- un premier diviseur binaire (DIV4) pour fournir la première valeur de seuil (B2/4) à partir de la consigne de division,
- un second diviseur binaire (DIV2) pour fournir la seconde valeur de seuil (B2/2) à partir de la consigne de division,
- un premier comparateur logique (CPl) synchronisé avec les fronts de variation du premier type du signal d'entrée, fournissant le premier signal de contrôle (DETl) lorsque la valeur de comptage est égale à la première valeur de seuil (B2/4) ,
- un second comparateur logique (CP2) synchronisé avec les fronts de variation du premier type du signal d'entrée, fournissant le second signal de contrôle (DET2) lorsque la valeur de comptage est égale à la seconde valeur de seuil (B2/2) ,
- une première bascule (FF3) synchronisée avec des fronts de variation d'un second type du signal d'entrée, recevant le premier signal de contrôle (DETl) et fournissant le troisième signal de contrôle (DET3) ,
- une seconde bascule (FF4) synchronisée avec les fronts de variation du second type du signal d'entrée, recevant le second signal de contrôle (DET2) et fournissant le quatrième signal de contrôle (DET4) , et - un diviseur par deux (FF5) synchronisé avec les fronts de variation du second type du signal d'entrée, recevant le troisième signal de contrôle (SDETl) et fournissant le cinquième signal de contrôle (PH) .
12. Diviseur selon l'une des revendications 8 à 11, dans lequel :
- la fréquence du signal (F2) de sortie est égale à la fréquence du signal d'entrée (Fl) divisée par la consigne de division (B2) et multipliée par deux, la première valeur de seuil (B2/4) est égale au résultat de la division binaire par 4 de la consigne de division sans report après la virgule, et
- la seconde valeur de seuil (B2/2) est égale au résultat de la division binaire par 2 de la consigne de division sans report après la virgule .
13. Diviseur selon l'une des revendications 7 à 11, dans lequel :
- la fréquence du signal (F2) de sortie est égale à la fréquence du signal d'entrée (Fl) divisée par la consigne de division (B2) ,
- la première valeur de seuil est égale au résultat de la division binaire par 2 de la consigne de division, sans report après la virgule, et
- la seconde valeur de seuil est égale à la consigne de division.
14. Circuit intégré, notamment transpondeur passif, comprenant un diviseur (DIVF2) selon l'une des revendications 7 à 13.
15. Circuit intégré (ICI) selon la revendication 14 , dans lequel :
- le signal d'entrée du diviseur (DIVF2) est un signal d'horloge interne (CKl) , - le diviseur est agencé pour fournir un signal de sortie dont la fréquence est égale à la fréquence d'entrée (Fl) divisée par la consigne de division (B2) et multipliée par deux, et
- la consigne de division est fournie par un circuit (ICMPT) de comptage du nombre de périodes du signal d'horloge interne (CKl) intervenant pendant la durée d'un événement externe, divisée par une valeur prédéterminée (N) .
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