CN101256961A - 薄膜晶体管结构、像素结构及其制造方法 - Google Patents

Abstract

本发明为一种薄膜晶体管结构、像素结构及其制造方法，该薄膜晶体管结构形成于液晶显示装置的像素结构中，其包含：依序堆叠的栅极、第一介电层与图案化半导体层；第二介电层与第三介电层，形成于该图案化半导体层上，将该图案化半导体层界定出覆盖区域及非覆盖区域，该非覆盖区域与该第二介电层及该第三介电层共同界定开口，该开口具有底部横向尺寸以及至少一个顶部横向尺寸。该底部横向尺寸小于该至少一个顶部横向尺寸，借此，要注入的离子适可通过该第二介电层在部分该覆盖区域上形成轻掺杂结构。本发明能确实获得所需的掺杂结构并且降低制造成本。

Description

薄膜晶体管结构、像素结构及其制造方法

技术领域

本发明提供一种不需额外光掩模的底栅极薄膜晶体管重掺杂与轻掺杂结构与制造方法，以达到减少光掩模数目与减低工艺成本的目的，其用于薄膜晶体管平面显示器的像素结构，尤其应用于底部栅极的低温多晶硅薄膜晶体管显示器。

背景技术

目前液晶显示装置已逐渐大量使用低温多晶硅薄膜晶体管(lowtemperature poly-silicon thin film transistor，LTPS TFT)。因为低温多晶硅薄膜晶体管具有比非晶硅(amorphous silicon)薄膜晶体管大数百倍以上的电子迁移率(mobility)，可使得驱动集成电路(Driver IC)同时制作于玻璃基板上。如此，除可降低驱动集成电路的贴附成本外，也连带降低面板与其他电路板间的电路接点数目，从而大幅提升了系统的信赖度及耐撞击性，并改善了电磁干扰的情形。另外，使用低温多晶硅薄膜晶体管也可降低薄膜晶体管的大小，以提高分辨率及高开口率(aperture ratio)，进一步提高薄膜晶体管液晶显示器面板的亮度并节省电力消耗。

传统制作底栅极(bottom gate)低温多晶硅薄膜晶体管，因为受到晶体管结构限制，不易形成轻掺杂漏极(lightly doped drain；LDD)结构，需要额外一道光掩模工艺，增加制造成本，其工艺大略说明如下。利用溅镀方式在基板上形成栅极，之后利用化学气相沉积形成氧化层。接下来，在氧化层上形成图形化多晶硅(poly-Si)层，接着，在多晶硅(poly-Si)层上，使用光掩模来定义并形成重掺杂的源极(source)/漏极(drain)区。之后，在多晶硅层上形成图形化的绝缘层，再使用图形化的绝缘层为掩模注入离子形成轻掺杂区，以形成轻掺杂漏极(lightly doped drain；LDD)。之后，沉积层间介电层，并使用光刻蚀刻工艺定义出接触窗，接着再形成图案化的金属层，以形成晶体管的源极电极及漏极电极。

在上述步骤中，形成重掺杂的源极(source)/漏极(drain)区需使用一张光掩模，而形成轻掺杂区则需再增加至少一张光掩模的步骤。

然而，光掩模使用数量增加不但会提高工艺的复杂度、提高生产成本，发生光掩模失准情形的几率也相对地提高。尤其是，一旦发生对准错误，例如光刻工艺中曝光产生偏移，就将形成两边轻掺杂区的宽度大小不一，更有甚者使得轻掺杂区只落于其中一边。这将导致晶体管电性偏移的问题。因此，提供一种能减少光掩模使用数目以简化工艺，且能应用于底栅极低温多晶硅晶体管结构的形成方法，实为业界的殷切期盼。

发明内容

本发明提供一种不需多光掩模便可形成底栅极薄膜晶体管重掺杂与轻掺杂结构与制造方法，以获得减少光掩模数目与降低制造成本的优点。

本发明的一个目的为提供一种薄膜晶体管结构，形成于液晶显示装置中，通过在图案化半导体层上依序形成第二介电层与第三介电层，定义多个开口，以暴露出部分该图案化半导体层，借此可经由具有自对准功能的掺杂程序，在上述开口暴露的该图案化半导体层中形成重掺杂区域，同时在位于已暴露的该第二介电层下的该图案化半导体层中形成轻掺杂区域。

本发明的另一目的为提供一种像素结构，形成于液晶显示装置中，该像素结构包含前述的薄膜晶体管结构。

根据本发明的一个实施方式提供一种像素结构，其形成于基板上，该像素结构包含：第一图案化导电层，形成于该基板上，包含栅极及第一电容电极；第一介电层，覆盖该栅极及该第一电容电极；图案化半导体层，形成于该第一介电层上，且重叠于该栅极与该第一电容电极之上；第二介电层及第三介电层，局部形成于该图案化半导体层上，以将该底层界定出覆盖区域及非覆盖区域，该非覆盖区域与该第二介电层及该第三介电层共同界定开口，该开口具有底部横向尺寸及至少一个顶部横向尺寸，第二图案化导电层，形成于第三介电层上与所述开口中，包括第二电容电极对准该第一电容电极；保护层，覆盖该第二图案化导电层与该第三介电层；以及像素电极，形成于该保护层上且电性连接该第二图案化导电层。其中该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘。并且要注入的离子适合通过该开口在该非覆盖区域上形成重掺杂结构，且通过该第二介电层在部分该覆盖区域上形成轻掺杂结构。

上述像素结构中，该第二介电层可具有一边壁且具有下斜率，该第三介电层也可具有一边壁且具有上斜率，所述边壁面向该开口，该上斜率的数值不小于该至少一个下斜率的数值。

上述像素结构中，该边壁可在该第二介电层朝下方具有第一下斜率及第二下斜率，该第一下斜率的数值小于该第二下斜率的数值。

上述像素结构中，该第二介电层可具有一边壁，该第三介电层也可具有一边壁，所述边壁面向该开口且形成横向轮廓，该要注入的离子适合通过该横向轮廓进入该第二介电层的下方部分。

上述像素结构中，该第二介电层及该第三介电层可具有不同蚀刻选择比。

上述像素结构中，该第二介电层及该第三介电层可由不同材质形成。

上述像素结构中，该第二介电层可为氮化层，该第三介电层可为氧化层。

上述像素结构中，该氮化层可具有实质上介于1000至3500埃的厚度。

上述像素结构中，该氮化层可具有实质上2000至2500埃的厚度。

为达上述目的，本发明公开一种薄膜晶体管结构，其包含栅极、第一介电层、图案化半导体层、第二介电层及第三介电层。该第二介电层及该第三介电层局部形成于该图案化半导体层上，以将该图案化半导体层界定出覆盖区域及非覆盖区域，该非覆盖区域与该第二介电层及该第三介电层共同界定开口，该开口具有底部横向尺寸及至少一个顶部横向尺寸，其中该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘。借此，要注入的离子适可通过该开口在该非覆盖区域上形成重掺杂结构，且通过该第二介电层在部分该覆盖区域上形成轻掺杂结构。

上述薄膜晶体管结构中，该第二介电层可具有一边壁且具有下斜率，该第三介电层也可具有一边壁且具有上斜率，所述边壁面向该开口，该上斜率的数值不小于该下斜率的数值。

上述薄膜晶体管结构中，该边壁可在该第二介电层朝下方具有第一下斜率及第二下斜率，该第一下斜率的数值小于该第二下斜率的数值。

上述薄膜晶体管结构中，该第二介电层可具有一边壁，该第三介电层也可具有一边壁，所述边壁面向该开口且适合形成横向轮廓，该要注入的离子适合通过该横向轮廓进入该第二介电层的下方部分。

上述薄膜晶体管结构中，该第二介电层及该第三介电层可具有不同蚀刻选择比。

上述薄膜晶体管结构中，该第二介电层及该第三介电层可由不同材质形成。

上述薄膜晶体管结构中，该第二介电层可为氮化层，该第三介电层可为氧化层。

上述薄膜晶体管结构中，该氮化层可具有实质上介于1000至3500埃的厚度。

上述薄膜晶体管结构中，该氮化层可具有实质上2000至2500埃的厚度。

本发明的再一目的为提供薄膜晶体管结构的制造方法，该薄膜晶体管结构形成于液晶显示器中，该方法包含下列步骤：步骤a，在基板上形成栅极；步骤b，形成第一介电层，以覆盖该栅极；步骤c，形成图案化半导体层于该第一介电层上，重叠于该栅极之上；步骤d，在该图案化半导体层上依序形成第二介电层与第三介电层，定义多个开口，以暴露出重叠于该栅极两侧之上的部分该图案化半导体层，每一开口具有底部横向尺寸以及至少一个顶部横向尺寸，其中：该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘；以及步骤e，掺杂该图案化半导体层，以在上述开口暴露的该图案化半导体层中形成重掺杂区域，同时在位于已暴露的该第二介电层下的该图案化半导体层中形成轻掺杂区域。

上述制造方法中，步骤d可包含：局部依序形成具有边壁的该第二介电层与该第三介电层在该图案化半导体层上，并将该图案化半导体层界定出覆盖区域及非覆盖区域，其中该第三介电层的该边壁具有上斜率，该第二介电层的该边壁具有下斜率，该上斜率的数值不小于该下斜率的数值。

上述制造方法中，在步骤d中定义多个开口可包含：在该第三介电层上形成图案化光致抗蚀剂层；利用湿式蚀刻工艺蚀刻该第三介电层以及该第二介电层；以及除去该图案化光致抗蚀剂层。

上述制造方法中，在利用该湿式蚀刻工艺蚀刻之前，还可包含利用干式蚀刻工艺蚀刻该第三介电层以及该第二介电层。

本发明的再一目的为提供一种像素结构的制造方法，该像素结构形成于液晶显示器中，该方法包含下列步骤：步骤a，在基板上形成第一图案化导电层，包含栅极及第一电容电极；步骤b，形成第一介电层，以覆盖该栅极及该第一电容电极；步骤c，形成图案化半导体层于该第一介电层上，重叠于该栅极与该第一电容电极之上；步骤d，在该图案化半导体层上依序形成第二介电层与第三介电层，分别定义多个开口，以暴露出重叠于该栅极两侧之上的部分该图案化半导体层，每一开口具有底部横向尺寸以及至少一个顶部横向尺寸，其中：该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘；步骤e，掺杂该图案化半导体层，以在上述开口暴露的该图案化半导体层中形成重掺杂区域，同时在位于已暴露的该第二介电层下的该图案化半导体层中形成轻掺杂区域；步骤f，形成第二图案化导电层，在第三介电层上与上述开口中，包括第二电容电极对准该第一电容电极；步骤g，形成保护层，覆盖该第二图案化导电层与该第三介电层；以及步骤h，形成像素电极于该保护层上且电性连接该第二图案化导电层。

本发明能确实获得所需的掺杂结构并且降低制造成本。

为让本发明的上述目的、优点、与技术特征更为明显易懂，以下通过优选实施例进行详细说明。

附图说明

图1至图8为本发明的第一实施例在不同制造阶段的结构示意图；及

图9至图15为本发明的第二实施例在不同制造阶段的结构示意图。

其中，附图标记说明如下：

200、300像素结构                2001、3001薄膜晶体管区域

2003、3003电容区域                201、301基板

203、303第一图案化导电层          2031、3031栅极

2033、3033第一电容电极            205第一介电层

207、307图案化半导体层            209、309底层

2111、3111第二介电层              211介电层

2113、3113第三介电层              213图案化光致抗蚀剂层

215、315覆盖区                    217、317非覆盖区

2191、2193、3191、3193、3195开口

221、223、225边壁

229、329重掺杂结构                231、331轻掺杂结构

233、333第二图案化导电层          235、335保护层

237、337像素电极

303第一导电层                     305第一介电层

307半导体层                       321边壁

305第一图案化介电层

具体实施方式

液晶显示装置中具有显示面板，而显示面板中则设有多个像素结构。每一像素结构包含有薄膜晶体管结构及电容区域，并且常视需求形成掺杂结构于每一像素结构的适当区域中，例如形成掺杂结构于每一像素结构的薄膜晶体管结构和/或电容区域。本发明使用具有开口的介电层作为离子注入的掩模，其中开口的边壁具有不同斜率，以在液晶显示装置的像素结构中的薄膜晶体管结构，经由具有自对准功能的掺杂程序，形成具有不同掺杂浓度的掺杂结构。以下的实施例用以举例说明本发明内容，并非用以限制本发明。需说明的是，以下实施例及附图中，与本发明无关的元件已省略而未示出。

第一实施例说明依据本发明的技术，在液晶显示装置中形成像素结构，其中包含在像素结构中形成的掺杂结构，图1至图8例示形成上述像素结构的流程示意图。首先，参考图1，像素结构200中被定义薄膜晶体管区域2001及电容区域2003。之后，在基板201上形成第一图案化导电层203，其包含栅极2031及第一电容电极2033。基板201由可透光材质构成，通常为玻璃基板、石英基板或其他合适的材料的基板。通常，将导电材料以溅镀(Sputter)方式在基板201上广泛地形成导电层(图中未示出制造至此的中间结构)。再利用例如光刻及蚀刻等合适的工艺使得导电层成为第一图案化导电层203。而导电材料可为钼、钨、铬、铝、铜或其叠层或其他适当的材料。

接下来参考图2，第一介电层205通过沉积工艺以覆盖第一图案化导电层203。第一介电层205通常为氧化层，但也可为氮化层、其他适宜的介电材料层或前述各介电材料层的复合层。为方便说明，本实施例以形成氧化层的情况进行说明。一般可利用例如等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)的合适的方式，配合使用例如硅甲烷(Silane，SiH₄)及笑气(N₂O)或四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)等合适的材料，在基板201上方形成第一介电层205，以覆盖第一图案化导电层203。

然后参考图3，在该第一介电层205上形成图案化半导体(poly-Si)层207。一般而言，可先形成非晶硅(amorphous-Si)层(图中未示)，之后利用准分子激光退火(excimer laser annealing)工艺使得非晶硅层再结晶而成为多晶硅层，或也可利用低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺，配合使用硅甲烷等材料以沉积多晶硅层。但形成图案化半导体层207的方式不以前述方式为限，也可使用其他合适的工艺形成。再利用例如光刻及蚀刻等合适的工艺使得前述多晶硅层形成图案化半导体层207。如此可形成底层209，其由上而下分别包含图案化半导体层207、第一介电层205、第一图案化导电层203、及基板201。

随后，局部形成介电层211，其包含第二介电层2111以及第三介电层2113于底层209上。第二介电层2111及第三介电层2113可为氧化层、氮化层、其他适宜的介电材料层或前述各介电材料层的复合层。第二介电层2111及第三介电层2113可为相同材质或不同材质，为形成具有不同蚀刻选择比(selectivity)的介电层的目的。为方便说明，本实施例以介电层211为复合层，且其第三介电层2113为氧化层及第二介电层2111为氮化层的情况进行说明。

参考图4A，可利用如前述的等离子体增强化学气相沉积的合适的工艺，依序在基板201上方形成氮化层及氧化层，以分别为第二介电层2111及第三介电层2113。传统上，形成氮化层的方式为利用如等离子体增强化学气相沉积的合适的工艺，配合使用硅甲烷、氨气(NH₃)及氮气等合适的材料。通常，氮化层具有实质上介于1000至3500埃

的厚度，在优选实施方案中，氮化层具有实质上2000至2500埃

的厚度。

之后，除去部分第二介电层2111及第三介电层2113，使得图案化半导体层207上局部具有第二介电层2111。上述工艺可利用光刻及蚀刻工艺的方式进行。概括地说，可采用以下步骤(但不以此为限)：参考图4B，在图4A的结构完成后，在第三介电层2113的表面覆上一层感光(photo-sensitive)材料，该层即所谓的光致抗蚀剂层(图中未示出制造至此的中间结构)。然后使得光线通过光掩模(mask)照射于光致抗蚀剂层上以将光致抗蚀剂层曝光。在此，由于光掩模上具有有源区域的图案，将使部分光线得以穿过光掩模而照射于光致抗蚀剂层上，使得光致抗蚀剂层的曝光具有选择性(selective)，同时借此将光掩模上的图案完整地复印至光致抗蚀剂层上。最后，利用合适的显影液剂(developer)除去部分光致抗蚀剂，使得光致抗蚀剂层显现所要的图案。如此，可在第三介电层2113之上形成图案化光致抗蚀剂层213。

接下来进行蚀刻工艺，以除去未被图案化光致抗蚀剂层213覆盖的第三介电层2113以及其下方的第二介电层2111，以在第二介电层2111及第三介电层2113上界定开口2191及2193。此步骤的蚀刻工艺可视需要适当选择包含使用湿式蚀刻、干式蚀刻或前述两者配合使用。在本实施例中，将以配合使用湿式蚀刻及干式蚀刻为例进行说明。参考图4C，首先，利用干式蚀刻例如离子轰击(ion bombardment)方式，在开口2191及2193的预定形成区域中除去第三介电层2113。再选择适宜的蚀刻液进行湿式蚀刻，以除去第二介电层2111。

接着，参考图4D，将剩余的图案化光致抗蚀剂层213全部除去。

在图4D所示出的结构中，第二介电层2111及第三介电层2113可将图案化半导体层207界定出覆盖区215及非覆盖区217，其中覆盖区215为未被除去的第二介电层2111覆盖；反之，非覆盖区217则暴露出部分图案化半导体层207。以开口2191为例，非覆盖区217与第二介电层2111及第三介电层2113可界定开口2191。而第二介电层2111及第三介电层2113具有边壁221，其面向开口2191。

由于第二介电层2111及第三介电层2113具有不同的蚀刻选择比，将使得边壁221形成横向轮廓，亦即开口2191具有类似上宽下窄的形态。其中，边壁221在上部分第三介电层2113处具有包含上斜率的上边壁，且在第二介电层2111处具有包含至少一个下斜率的下边壁。为达到本发明形成具有不同掺杂浓度的掺杂结构的目的，上斜率的数值不小于至少一个下斜率的数值，以使得该第二介电层2111以不同厚度覆盖于图案化半导体层207之上。图4D的边壁221所示即为此情况。在本实施例中，开口2191具有底部横向尺寸W1以及顶部横向尺寸W2，其中W1小于W2，以暴露出部分第二介电层2111，同时开口2191的边缘约略对准栅极2031的边缘。

在其他实施例中，边壁221在第二介电层2111处也可具有两个下斜率，其由上而下分别称为第一下斜率及第二下斜率。而第一下斜率的数值小于第二下斜率的数值，如图4E的边壁223即为此情况。在本实施例中，开口2191具有底部横向尺寸W3以及两个顶部横向尺寸W4、W5，其中W3小于W4及W5，以暴露出部分第二介电层2111，同时开口2191的边缘约略对准栅极2031的边缘。更特别的是，边壁可为阶梯状的横向轮廓，例如图4F所示的边壁225。在本实施例中，开口2191具有底部横向尺寸W6以及顶部横向尺寸W7，其中W6小于W7，以暴露出部分第二介电层2111，同时开口2191的边缘约略对准栅极2031的边缘。因此，本技术领域中普通技术人员在理解下文说明如何形成具有不同掺杂浓度的掺杂结构后，可依需求对于该边壁的横向轮廓进行适当的变化。为便于说明，以下将以如图4E所示的边壁223为例，说明经由具有自对准功能的掺杂程序形成具有不同掺杂浓度的掺杂结构的实施方式。

在如图4E所示的第二介电层2111形成后，进行注入离子的步骤，以获得掺杂结构。参考图5，对像素结构200进行一次或两次的离子注入步骤，以开口2191为例，要注入的离子适可通过该开口2191在非覆盖区域217的图案化半导体层207中形成重掺杂结构229。而由于部分离子将被第二介电层2111所吸收，因此可在受到第二介电层2111覆盖的覆盖区域215的图案化半导体层207中形成轻掺杂结构231。而同时受到第二介电层2111及第三介电层2113覆盖的覆盖区域215则不会被注入离子。同理，在离子注入步骤后，开口2193也形成重掺杂结构229以及轻掺杂结构231。

之后，参考图6，形成第二图案化导电层233于第三介电层2113上及开口2191、2193内，通过开口2191、2193与图案化半导体层207呈电性连接。其中，开口2193内的第二图案化导电层233至少形成于第一电容电极2033的上方，以形成对准第一电容电极2033的第二电容电极。另外，此步骤的结果也将使得第二图案化导电层233可同时覆盖部分薄膜晶体管区域2001以及电容区域2003，形成如开口2193中的第二图案化导电层233。然后，参考图7，形成保护层235以覆盖于基板201上方，覆盖第二图案化导电层233与第三介电层2113，并暴露部分开口2193内的第二图案化导电层233。最后，参考图8，形成像素电极237于该保护层235上，并与第二图案化导电层233呈电性连接。

需注意的是，图3示出的底层209也可通过利用半透型(half-tone)光掩模的工艺获得。以下第二实施例简要说明依据本发明的技术，配合使用半透型光掩模的技术在液晶显示装置中形成像素结构，其中包含在像素结构中形成掺杂结构。首先，参考图9，在像素结构300中定义薄膜晶体管区域3001及电容区域3003。之后，在基板301上依序形成第一导电层303’、第一介电层305’以及半导体层307’。举例而言，可使用溅镀方式形成第一导电层303’，而使用化学气相沉积方式分别形成第一介电层305’以及半导体层307’。

参考图10，使用半透型光掩模的工艺，在一次光掩模工艺中形成不同厚度的光致抗蚀剂，然后通过蚀刻步骤形成两个尺寸的图案，使得第一导电层303’、第一介电层305’以及半导体层307’分别形成第一图案化导电层303、第一图案化介电层305以及图案化半导体层307，其中部分区域的图案化半导体层307的图案小于第一图案化介电层305以及第一图案化导电层303的图案。半透型光掩模为现有技术，其详细步骤在此不再赘述。其中，第一图案化导电层303包含栅极3031及第一电容电极3033。经上述半透型光掩模的工艺后，即可获得底层309，其由上而下分别包含图案化半导体层307、第一图案化介电层305、第一图案化导电层303、及基板301，而在薄膜晶体管区域3001及电容区域3003以外的部分区域，其由上而下则分别只包含第一图案化介电层305、第一图案化导电层303，以作为导线部分(图中未示)。

请参考图11，随后，局部形成第二介电层3111以及第三介电层3113于底层309上，以将图案化半导体层307界定出覆盖区315及非覆盖区317，并在第二介电层3111以及第三介电层3113上界定开口3191、3193及3195。以开口3191为例，第二介电层3111以及第三介电层3113具有边壁321，其面向开口3191。其中，第二介电层3111、第三介电层3113、开口3191、3193及3195、及边壁321可利用如第一实施例所公开的方式形成，在此不再赘述。为方便说明，以下仍将以第三介电层3113为氧化层及第二介电层3111为氮化层的情况，并且以边壁321为如图4F所示的情况，说明经由具有自对准功能的掺杂程序形成具有不同掺杂浓度的掺杂结构的实施方式。

在第二介电层3111以及第三介电层3113形成后，进行一次或两次注入离子的步骤，以获得掺杂结构。参考图12，如同第一实施例，非覆盖区域317暴露出的图案化半导体层307将形成重掺杂结构329，受到第二介电层3111覆盖的覆盖区域315形成轻掺杂结构331，而同时受到受到第二介电层3111以及第三介电层3113覆盖的覆盖区域315则不会被注入离子。同理，在离子注入步骤后，开口3193及3195也形成重掺杂结构329以及轻掺杂结构331。

之后，参考图13，形成第二图案化导电层333于第三介电层3113上及开口3191、3193及3195内，通过开口3191、3193及3195与图案化半导体层307呈电性连接。其中，第二图案化导电层333至少形成于第一电容电极3033的上方，以形成对准第一电容电极3033的第二电容电极。第二图案化导电层333的材质可为钼、钨、铬、铝、铜或其叠层或其他合适的材料。另外，此步骤的结果也将使得第二图案化导电层333可同时覆盖部分薄膜晶体管区域3001以及电容区域3003，形成如开口3193及3195中的第二图案化导电层333。然后，参考图14，形成保护层335以全面覆盖于基板301上方，覆盖第二图案化导电层333与第三介电层3113，并暴露部分开口3195内的第二图案化导电层333。最后，参考图15，形成像素电极337于该保护层335上，并与第二图案化导电层333呈电性连接。

上述第一与第二实施例中，第二介电层以及第三介电层也可为单一材料制成，再通过例如各向异性蚀刻方式，局部形成具有上边壁及下边壁的开口结构；其中该上边壁具有上斜率，该下边壁具有下斜率，该上斜率的数值不小于该下斜率的数值，以使得第二介电层3111以及第三介电层3113共同形成的介电结构以不同厚度覆盖于图案化半导体层307之上，以便后续形成本发明的掺杂结构。

综上所述，本发明提出一种在底栅极薄膜晶体管中形成掺杂结构时不需额外增加光掩模的方法，经由具有自对准功能的掺杂程序，能确实获得所需的掺杂结构且也可降低制造成本。然而上述实施例仅由于例示性地说明本发明的原理及其效果，并阐述本发明的技术特征，而非用于限制本发明的保护范畴。任何本领域技术人员均可在不违背本发明的技术原理及精神下，可轻易完成的改变或安排，均属本发明的范围。因此，本发明的权利保护范围应如所附权利要求所列。

Claims (25)

1.一种薄膜晶体管结构的制造方法，该薄膜晶体管结构形成于液晶显示器中，该方法包含下列步骤：

步骤a，在基板上形成栅极；

步骤b，形成第一介电层，以覆盖该栅极；

步骤c，形成图案化半导体层于该第一介电层上，重叠于该栅极之上；

步骤d，在该图案化半导体层上依序形成第二介电层与第三介电层，定义多个开口，以暴露出重叠于该栅极两侧之上的部分该图案化半导体层，每一开口具有底部横向尺寸以及至少一个顶部横向尺寸，其中：

该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘；以及

步骤e，掺杂该图案化半导体层，以在所述开口暴露的该图案化半导体层中形成重掺杂区域，同时在位于已暴露的该第二介电层下的该图案化半导体层中形成轻掺杂区域。

2.如权利要求1所述的方法，其中该步骤d包含：

局部依序形成具有边壁的该第二介电层与该第三介电层在该图案化半导体层上，并将该图案化半导体层界定出覆盖区域及非覆盖区域，其中该第三介电层的该边壁具有上斜率，该第二介电层的该边壁具有下斜率，该上斜率的数值不小于该下斜率的数值。

3.如权利要求1所述的方法，其中该步骤d中定义多个开口包含：

在该第三介电层上形成图案化光致抗蚀剂层；

利用湿式蚀刻工艺蚀刻该第三介电层以及该第二介电层；以及

除去该图案化光致抗蚀剂层。

4.如权利要求3所述的方法，其中在利用该湿式蚀刻工艺蚀刻之前，还包含利用干式蚀刻工艺蚀刻该第三介电层以及该第二介电层。

5.一种像素结构的制造方法，该像素结构形成于液晶显示器中，该方法包含下列步骤：

步骤a，在基板上形成第一图案化导电层，包含栅极及第一电容电极；

步骤b，形成第一介电层，以覆盖该栅极及该第一电容电极；

步骤c，形成图案化半导体层在该第一介电层上，重叠于该栅极与该第一电容电极之上；

步骤d，在该图案化半导体层上依序形成第二介电层与第三介电层，分别定义多个开口，以暴露出重叠于该栅极两侧之上的部分该图案化半导体层，每一开口具有底部横向尺寸以及至少一个顶部横向尺寸，其中：

该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘；

步骤e，掺杂该图案化半导体层，以在所述开口暴露的该图案化半导体层中形成重掺杂区域，同时在位于已暴露的该第二介电层下的该图案化半导体层中形成轻掺杂区域；

步骤f，形成第二图案化导电层，在第三介电层上与所述开口中，包括第二电容电极对准该第一电容电极；

步骤g，形成保护层，覆盖该第二图案化导电层与该第三介电层；以及

步骤h，形成像素电极于该保护层上且电性连接该第二图案化导电层。

6.如权利要求5所述的方法，其中该步骤d中定义多个开口包含：

在该第三介电层上形成图案化光致抗蚀剂层；

利用湿式蚀刻工艺蚀刻该第三介电层以及该第二介电层；以及

除去该图案化光致抗蚀剂层。

7.如权利要求6所述的方法，其中在利用该湿式蚀刻工艺蚀刻之前，还包含利用干式蚀刻工艺蚀刻该第三介电层以及该第二介电层。

8.一种薄膜晶体管结构，形成于基板上，该薄膜晶体管结构包含：

栅极；

第一介电层，覆盖该栅极；

图案化半导体层，形成于该第一介电层上，且重叠于该栅极上；

第二介电层及第三介电层，局部形成于该图案化半导体层上，以将该图案化半导体层界定出覆盖区域及非覆盖区域，该非覆盖区域与该第二介电层及该第三介电层共同界定开口，该开口具有底部横向尺寸及至少一个顶部横向尺寸，其中：

该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘；

借此，要注入的离子适可通过该开口在该非覆盖区域上形成重掺杂结构，且通过该第二介电层在部分该覆盖区域上形成轻掺杂结构。

9.如权利要求8所述的薄膜晶体管结构，其中该第二介电层具有一边壁且具有下斜率，该第三介电层也具有一边壁且具有上斜率，所述边壁面向该开口，该上斜率的数值不小于该至少一个下斜率的数值。

10.如权利要求9所述的薄膜晶体管结构，其中该边壁在该第二介电层朝下方具有第一下斜率及第二下斜率，该第一下斜率的数值小于该第二下斜率的数值。

11.如权利要求8所述的薄膜晶体管结构，其中该第二介电层具有一边壁，该第三介电层也具有一边壁，所述边壁面向该开口且适形成横向轮廓，该要注入的离子适可通过该横向轮廓进入该第二介电层的下方部分。

12.如权利要求8所述的薄膜晶体管结构，其中该第二介电层及该第三介电层具有不同蚀刻选择比。

13.如权利要求8所述的薄膜晶体管结构，其中该第二介电层及该第三介电层是由不同材质形成的。

14.如权利要求13所述的薄膜晶体管结构，其中该第二介电层为氮化层，该第三介电层为氧化层。

15.如权利要求14所述的薄膜晶体管结构，其中该氮化层具有实质上介于1000至3500埃的厚度。

16.如权利要求14所述的薄膜晶体管结构，其中该氮化层具有实质上2000至2500埃的厚度。

17.一种像素结构，形成于基板上，该像素结构包含：

第一图案化导电层，形成于该基板上，包含栅极及第一电容电极；

第一介电层，覆盖该栅极及该第一电容电极；

图案化半导体层，形成于该第一介电层上，且重叠于该栅极与该第一电容电极之上；

第二介电层及第三介电层，局部形成于该图案化半导体层上，以将该底层界定出覆盖区域及非覆盖区域，该非覆盖区域与该第二介电层及该第三介电层共同界定开口，该开口具有底部横向尺寸及至少一个顶部横向尺寸，其中：

该底部横向尺寸由该第二介电层界定，该至少一个顶部横向尺寸由该第三介电层界定，该底部横向尺寸小于该至少一个顶部横向尺寸，以暴露出部分该第二介电层，该第二介电层定义的该开口的边缘，约略对准该栅极的边缘；

借此，要注入的离子适可通过该开口在该非覆盖区域上形成重掺杂结构，且通过该第二介电层在部分该覆盖区域上形成轻掺杂结构；

第二图案化导电层，形成于第三介电层上与所述开口中，包括第二电容电极对准该第一电容电极；

保护层，覆盖该第二图案化导电层与该第三介电层；以及

像素电极，形成于该保护层上且电性连接该第二图案化导电层。

18.如权利要求17所述的像素结构，其中该第二介电层具有一边壁且具有下斜率，该第三介电层也具有一边壁且具有上斜率，所述边壁面向该开口，该上斜率的数值不小于该至少一个下斜率的数值。

19.如权利要求18所述的像素结构，其中该边壁在该第二介电层朝下方具有第一下斜率及第二下斜率，该第一下斜率的数值小于该第二下斜率的数值。

20.如权利要求17所述的像素结构，其中该第二介电层具有一边壁，该第三介电层也具有一边壁，所述边壁面向该开口且形成横向轮廓，该要注入的离子适可通过该横向轮廓进入该第二介电层的下方部分。

21.如权利要求17所述的像素结构，其中该第二介电层及该第三介电层具有不同蚀刻选择比。

22.如权利要求17所述的像素结构，其中该第二介电层及该第三介电层是由不同材质形成的。

23.如权利要求22所述的像素结构，其中该第二介电层为氮化层，该第三介电层为氧化层。

24.如权利要求23所述的像素结构，其中该氮化层具有实质上介于1000至3500埃的厚度。

25.如权利要求23所述的像素结构，其中该氮化层具有实质上2000至2500埃的厚度。

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