CN101256543A

CN101256543A - 总线系统及其操作方法

Info

Publication number: CN101256543A
Application number: CNA2008100881742A
Authority: CN
Inventors: G·克拉姆普尔; P·利诺特纳
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2007-02-20
Filing date: 2008-02-20
Publication date: 2008-09-03
Anticipated expiration: 2028-02-20
Also published as: EP1962198A1; US7673084B2; EP1962198B1; US20080201507A1; CN101256543B

Abstract

本发明涉及一种总线系统及其操作方法。所述总线系统包括：时钟线；和至少一个组合的数据和同步线。所述方法包括在被耦合到所述总线系统的至少一个信号处理单元中执行以下步骤：确定在所述信号处理单元的第一输入处的信号的频率；根据所述确定的频率，确定所述信号处理单元是所述总线系统的时钟发生器。

Description

总线系统及其操作方法

技术领域

本发明涉及总线系统和操作该总线系统的方法。

附图说明

为了更完整地理解本发明及其优点，现在将参照结合附图所给出的以下描述，其中：

图1示出总线系统的第一实施例；

图2示出总线系统的第二实施例；

图3示出总线系统的第三实施例；

图4示出总线系统的第四实施例；

图5示出总线系统的第五实施例；

图6示出总线系统的第六实施例；

图7示出用于初始化总线系统的实施例的流程图；

图8示出图7中用于频率检测的实施例的流程图；

图9示出总线系统中的通信的实施例的时序图；

图10示出在总线系统中使用的数据格式的实施例；

图11-19示出用于总线系统中的通信的命令的实施例；和

图20A-20C示出用于总线系统中的通信的帧的实施例。

具体实施方式

在下文中将讨论根据本发明的总线系统的实施例。之后将描述总线系统的操作方法的实施例。

图1-6示出根据本发明的总线系统的实施例。通常，随后将被描述的实施例包括第一数据线，用于将数据从总线主控器(bus master)发送到一个或多个总线从设备(bus slave)；第二数据线，用于将数据从所述总线从设备发送到所述总线主控器；以及时钟线，用于向总线主控器和一个或多个总线从设备提供公共时钟信号。

现在参考图1，示出了在总线主控器10以及总线从设备11、12和13之间通信所使用的总线系统的第一实施例。如总线从设备11和12之间的点所指示的那样，所示的实施例并不限于三个总线从设备，而是可以有任意数目的总线从设备。

在该方面，术语“总线主控器”通常指的是控制总线操作的实体，例如向总线从设备分配地址等以及经由总线发起通信。另一方面，术语“总线从设备”指的是从总线主控器接收这样的信息并响应来自总线主控器的通信的实体。

在所示的实施例中，总线主控器10是诸如语音通信系统之类的通信系统的数字前端，而总线从设备11、12和13是模拟前端。特别地，在所示的实施例中，总线从设备被耦合到通信线(未示出)以经由这些通信线接收或发送模拟数据，并将模拟数据转换为将被转发到总线主控器10的数字数据(其中总线主控器10作为对数字数据进行进一步处理的数字前端)，或者把从总线主控器10接收到的数字数据转换为模拟数据并将其通过通信线发送。在语音数据的情况下，系统例如可以是IP语音(voice over IP)系统或POTS(简易老式电话系统plain old telephone system)系统，但其他实施例中，也可以是其他类型的语音或更一般的音频系统。

图1所示的总线的实施例包括第一数据线14、第二数据线15和时钟线16。第一数据线14将总线主控器10的接收引脚(pin)RX与总线从设备11、12和13的传送引脚TX相连接，从而起到将数据从总线从设备11、12和13传送到总线主控器10的作用。第二数据线15将总线主控器10的传送引脚TX与总线从设备11、12和13的相应接收引脚RX相连接。因此，在所示的实施例中，第二数据线15起到将数据从总线主控器10传送到总线从设备11、12和13的作用。

如上所提到的，总线从设备11、12和13包括转换器，用于将模拟信号转换成数字信号或反之亦然，以使所示的实施例中的第一数据线14和第二数据线15上的数据传输是数字串行数据传输。

在所示的实施例中，第一数据线14经由上拉电阻(pull-up resistor)17连接到正电源电压VDD，以使当没有信号被加到第一数据线14时，第一数据线14上的电位(potential)被拉到在所示的实施例中表示逻辑1的正电源电压VDD。类似的上拉电阻也可以被耦合到第二数据线15。在一个实施例中，上拉电阻17可具有100Ω和500Ω之间的电阻值。

图1实施例中的总线此外还包括将总线从设备11、12和13的时钟引脚以及总线主控器10的时钟引脚相连接的时钟线16，所述引脚在图1中标记为CLK。在本发明的实施例中，这些时钟引脚其中一个是输出时钟信号的时钟输出，而其余时钟引脚是用于接收所述时钟信号以使总线主控器10和总线从设备11、12和13接收相同的时钟信号的时钟输入。如以下将详细解释的那样，时钟信号可以由总线主控器10或总线从设备11、12和13中的一个输出。在其他实施例中，外部时钟信号可以被提供给时钟线16。

所示的线14、15和16均将所有的总线从设备与总线主控器10相连接，并且可以采用使用星形或线性拓扑进行安排。

在图1的实施例中，系统还包括线18、19、20、21和22，这些线将总线从设备11、12和13以及总线主控器10的标记为opt.IO的可选输入/输出引脚互相连接。与线14-16不同，可选线18-22是点对点连接，每个线仅将两个引脚互相连接。可选线18-22仅仅是作为例子给出的，而在其他实施例中还可以有其他附加线。现在将参考进一步的实施例来讨论这样的可选线的一些可能的功能。

如上所述，在本发明的实施例中，时钟线16上的时钟信号可以由总线从设备其中一个产生或由总线主控器产生。下文中，生成时钟信号的实体将被指定为时钟主控器，而其余接收来自时钟主控器的时钟信号的实体将被指定为时钟从设备。这些可能性将相对于图2中所示的第二实施例和图3中所示的第三实施例而被进一步解释。

在图2的第二实施例中，总线主控器30以与图1的第一实施例类似的方式与总线从设备31、32和33耦合。特别地，根据第二实施例的总线包括第一数据线14、第二数据线15和时钟线16，其中第一数据线14和第二数据线15的连接和功能与图1的第一实施例类似。而且，时钟线16的功能与图1的第一实施例的功能类似，但其连接将被进一步详细示出。

特别地，在图2的实施例中，总线从设备33用作时钟主控器，也就是，总线从设备33经由它的时钟输出CLKO/GNT向时钟线16提供时钟信号。在一个实施例中，该时钟信号可以通过总线从设备33的内部锁相环使用提供给总线从设备33的时钟输入CLKI的参考时钟信号(reference clock signal)PCLK来产生。例如，参考时钟信号PCLK例如又可以由石英振荡器或其他装置生成。

此外，时钟线16还被连接到总线从设备31和32的时钟输入CLKI以及总线主控器30的时钟引脚CLK(其中总线主控器30的时钟引脚CLK在图2的实施例中也用作时钟输入)，这样总线从设备31和32以及总线主控器30都被供给有总线从设备33所输出的时钟信号，也即，是时钟从设备。

此外，在图2的实施例中，提供了类似于图1中的线19和21的两个可选线34和35。线34将RDY/GNT(就绪ready/准许grant)输入/输出引脚与总线从设备32的相应输入/输出引脚相连接，线35把在本例中也用作输出引脚的CLKO/GNT引脚与总线从设备31的RDY/GNT引脚相连接，这样，线34和35就以类似菊花链(daisy chain)的方式连接总线从设备31-33。该概念还可以被扩展到三个以上总线从设备。本发明实施例中的线34和35可用于初始化总线系统，如之后将会详细解释的那样。

在图2的实施例中，如上所解释的总线从设备31-33具有可以提供一个以上功能的引脚。例如，在总线从设备33中，CLKO/GNT引脚在时钟线16上用于输出时钟信号，而在总线从设备32中，它用于经由线35向总线从设备31的RDY/GNT引脚发送信号。另一方面，在总线从设备33中，RDY/GNT引脚作为输出，用于经由线34向总线从设备32发送信号，而在总线从设备31和32中，所述引脚用作输入。在其他实施例中，引脚的这些功能可被分离，例如，通过提供时钟输出引脚，用于向另一时钟从设备发送信息的引脚，和用于从另一时钟从设备接收信息的引脚。用于更多目的的更多引脚也可在本发明的实施例中提供。

图3中所示的第三实施例示出一种系统，其中时钟信号由总线主控器37生成，在其他方面总线主控器37分别与图2和1的总线主控器30或总线主控器10类似。在标记为CLK的引脚上，时钟信号被输出到时钟线16并且经由时钟线16传送到总线从设备31、32和36的标记为CLK1的时钟输入。图3实施例的总线还包括第一数据线14和第二数据线15，这些数据线是以与图1和2的实施例相同的方式使用的。

与图2实施例有些类似，总线从设备31、32和36以菊花链方式连接。在图3的实施例中，经由线41将总线从设备36的RDY/GNT引脚设置为逻辑1，总线从设备36的CLKO/GNT引脚经由线38与总线从设备32的RDY/GNT引脚耦合，而总线从设备32的CLKO/GNT引脚经由线35与总线从设备31的RDY/GNT引脚耦合。在将在下文中被描述的系统的初始化期间，线35、38和41再次在实施例中被使用。

如参考图1所解释的那样，总线从设备的数目并不限于图2和3中所示的3个，而是可提供任意数目的总线从设备。对于总线从设备是时钟主控器的图2的配置而言，在图4、5和6中所示的实施例分别包括一个总线从设备、两个总线从设备和四个总线从设备。类似变化也可以在图3的实施例中实现。

特别地，在图4的实施例中，与图2的总线从设备33类似的用作时钟主控器的单个总线从设备33被使用。在图5中，作为时钟主控器的总线从设备33和另一总线从设备32被提供，以使与图2的情况相比，省略了总线从设备31以及与其的连接。最后，在图6中，当与图2相比时，提供第四总线从设备39，其也被连接到第一数据线14、第二数据线15以及时钟线16，并且它的RDY/GNT引脚经由线40与总线从设备31的CLKO/GNT引脚耦合。在其他方面，图4、5和6的实施例与图2的实施例相对应。需要注意的是，在其他实施例中，所提供总线从设备的数目可以不是四。

接下来，将参考图7和8来讨论初始化总线系统的方法实施例，所述总线系统例如是根据图1-6实施例的总线系统。所描述的实施例提供向总线系统的总线从设备分配基地址(base address)和延迟并且用于确定向总线系统提供时钟信号的时钟主控器的机制。其他实施例可以仅实现这些功能中的一些。

转到图7，示出了初始化程序的实施例的流程图，其中图7左侧所示的程序(方法步骤50-59)在总线主控器(例如图1-6的实施例的总线主控器10、30、37)中执行，而图7右侧所示的程序(方法步骤60-78)在总线从设备(例如图1-6的实施例的附图标记11-13、31-33、36和39)中执行。如图7中的箭头所指示的那样，这些程序相互作用。

在总线主控器中，在步骤50中，执行复位(reset)操作以启动程序，所述复位可以是当系统被开启时的复位或操作期间的复位。

在步骤51，由总线主控器执行内部设置(setup)，在实施例中其可包括从存储器中读取设置信息。而且，如果总线主控器是时钟主控器，则激活时钟输出。在所讨论的实施例中，使用的时钟频率为32.768MHz(兆赫兹)。然而，在其他实施例中，也可使用其他时钟频率。此外，其他实施例中，如果总线主控器是时钟主控器，则时钟输出的激活可以在步骤51和步骤52之间执行，或者与步骤52同时执行，或者在其他适宜的点执行。

在步骤52中，经由总线主控器的传送引脚(在图1-6的实施例中被耦合到第二数据线15)发送8kHz(千赫兹)信号。将在以下讨论总线从设备的初始化程序时要加以解释的该8kHz信号被用作总线从设备中的时间标准(normal)。如步骤53所指示的那样，保持8kHz信号的发送，直到总线主控器的接收引脚(在图1-6的实施例中被耦合到第一数据线14)表现为对应于例如正电源电压的逻辑1。在实施例中所示的接收线的逻辑1指示在所有总线从设备中建立了时钟同步(clocking)。当出现这种情况时，在步骤54中，终止8kHz信号的发送。

在步骤55中，基地址和延迟被发送到广播地址，也就是，被发送到所有总线从设备。如将在讨论从设备侧上的程序时解释的那样，总线从设备中的一个把该总线地址和延迟视为它的基地址和延迟，并且在接收到该信息后，把指定为RDY-位(就绪(ready)位)的内部位设置为1。从而，在步骤56中，总线主控器读取(“轮询(poll)”)当前基地址的就绪位，也就是在步骤55中发送的基地址，并且在步骤57中，等待直到所述就绪位表现为逻辑1，以使得总线主控器知道该基地址和延迟已被正确接收。

在步骤58中，确定链路(link)建立是否完成。如果情况不是这样，使用要分配给下一个总线从设备的下一基地址和可能的不同或相同的延迟重复步骤55-57。若链路建立完成，则在步骤59中，设置完成，也就是，所有基地址和延迟都被分配给总线从设备。

为确定链路建立是否完成，在不同实施例中可以使用不同方法。例如，在一个实施例中，总线从设备的数目可被存储在总线主控器中，以使总线主控器知道步骤55-57必须被执行多少次。在其他实施例中，最后接收基地址和延迟的总线从设备向总线主控器(例如，经由第一数据线14、第二数据线15或类似图1中的线22的可选线)发送信号以指示链路建立完成。

在其他实施例中，当某一时间之后在步骤57中仍然没有为1的就绪位被返回时，就假定链路建立完成，其中没有就绪位被返回表明不存在使用在步骤55中发送的最后基地址的另外总线从设备。

接下来将讨论用于图7实施例的总线从设备的相应程序。在步骤60中，程序以复位作为开始，与步骤50中总线主控器侧上类似，复位可以是系统上电时的复位或系统操作期间的复位。在图7实施例中，通过复位，各从设备的传送引脚被设为0，所述传送引脚经由图1-6的实施例中的第一数据线14耦合到总线主控器的接收引脚。总线从设备的时钟输出也被设为0，所述时钟输出对应于图2-6的实施例中的标记为CLKO/GNT的引脚。最后，在图7的实施例中，图2-6的实施例中所示的引脚RDY/GNT也被设置为0。

在步骤61中，执行应用到总线从设备的时钟输入(图2-6的实施例中标记为CLKI)的频率的频率检测，直到锁定(lock)-也就是稳定的频率检测在步骤62中被确定。之后将参考图8对该频率检测的实施例进行详细解释。根据该实施例的频率检测程序产生值n，它表示检测到的、是512kHz的倍数的频率。

在步骤63中，确定该变量n是否等于表示频率32.768MHz的64，如已经解释的，该频率是实施例中所示的系统操作频率。如果在不同实施例中对系统使用不同的操作频率，则在步骤63中确定是否存在不同的频率。

所述频率32.768MHz的存在表示该频率由总线系统中的另一实体产生，换言之，该另一实体是时钟主控器，因而在其上运行图7的程序的总线从设备是时钟从设备。这种情况下，程序继续步骤64。另一方面，如果不存在这样的频率，则不存在其他时钟主控器，因而在其上执行该程序的总线从设备是时钟主控器。在这种情况下，程序继续步骤71。

接下来，将讨论图7的以步骤64作为开始(也就是，当总线从设备是时钟从设备时的情况)的附图部分。

在步骤64中，在图1-6实施例中被连接到第一数据线14的总线从设备的传送引脚被“释放”，也就是，不再如上所解释的步骤60中所执行的那样被设为0。当所有的总线从设备均“释放”它们的传送引脚时，或换言之，没有总线从设备将传送引脚设为0时，图1-6的实施例中的相应线经由上拉电阻17被上拉到高状态或者逻辑1，因此被设为1，如步骤53中所解释的那样，这向总线主控器指示已经为所有的总线从设备建立了时钟同步。上拉电阻17可以被布置在系统板的外部或总线主控器10和总线从设备11-13的任何一个中。

在步骤65中，将RDY/GNT引脚设置为输入，这涉及示出总线从设备的所述引脚的图2和6的实施例。如图2-6中所示，对于作为时钟从设备的所有总线从设备来说，使用RDY/GNT引脚作为输入，以菊花链的方式连接总线从设备。根据图7的实施例，RDY/GNT引脚上的逻辑1向总线从设备指示：在步骤55中发送到广播地址的下一地址和延迟旨在供该总线从设备使用。因此，在步骤66和67中，执行循环，等待着RDY/GNT引脚的信号变为1。

当RDY/GNT引脚呈现为1时，在步骤68和69中，执行另外的等待循环直到经由广播地址接收到地址和延迟(参见步骤55)。当地址和延迟被接收到时，这些被存储在总线从设备中。最后，在步骤78中完成设置且将总线从设备的内部就绪位设置为1之前，在步骤70中，将总线从设备的CLKO/GNT引脚设置为1，以使在步骤57中，总线主控器可以检测到对该总线从设备的设置完成。

如下将参考其中所有总线从设备都是时钟从设备的图3所示的实施例来进一步解释图7的实施例的步骤66-70所执行的过程。在这种情况下，如图3所示，总线从设备36的RDY/GNT引脚被馈有逻辑1。因此，当总线主控器37首次向广播地址发送基地址和延迟时(图7中的步骤55)，总线从设备36在其RDY/GNT引脚处为1，而其余总线从设备在其RDY/GNT引脚处为0。从而，总线从设备36知道所发送的基地址和延迟是旨在供它使用并且存储该基地址和延迟。随后，根据步骤70，总线从设备36将其CLKO/GNT引脚设置为1，而该引脚又经由线38将总线从设备32的RDY/GNT引脚设置为1。因此，总线从设备32知道，总线主控器所广播的下一基地址和延迟广播是它的基地址和延迟。再次，在步骤70中，在已经接收到其地址和延迟之后，该总线从设备32将其CLKO/GNT引脚设置为1，从而将总线从设备31的RDY/GNT引脚设置为1以向总线从设备31指示下一基地址是用于它的。换言之，参考图3，基地址和延迟是从图3所示的最下面的从设备到图3所示的最上面的从设备来分配的。当然，该示意性表示并不表示总线从设备在电路板上或在电子电路中的任意实际放置顺序。

在图2、5和6的实施例中，对于除根据所示实施例作为时钟主控器的总线从设备33之外的总线从设备执行基本上相同的过程。在时钟主控器中执行的过程将再次参考图7进行描述。

当在步骤63中确定总线从设备是时钟主控器时，在步骤78中，时钟主控器的内部锁相环(PLL)被启动(boot)，所述PLL被提供于所讨论的实施例中以根据与图2、4、5和6的信号PCLK类似的参考时钟信号产生32.768MHz的时钟信号。当已确保PLL被启动-也就是处于稳定状态时，在步骤73中，时钟输出被激活，也就是，在总线从设备的时钟输出引脚(图2、4-6实施例中的引脚CLKO/GNT)处，把所产生的时钟信号输出到总线的时钟线，例如图1-6实施例中的时钟线16。此外，传送引脚被释放，也就是不再设置为0(如在步骤64中对时钟从设备的情况那样)，用以表明在总线从设备(在本例中为时钟从设备)，建立了时钟同步。

在步骤74中，在所示的实施例中，基地址0和预定延迟被分配给作为时钟主控器的总线从设备。在其他实施例中，不同于0的基地址可以被赋予该该总线从设备。在其他的实施例中，时钟主控器使用在步骤55中由总线主控器广播的第一基地址和延迟。

在步骤75和76中，执行等待传送引脚呈现值1，这对应于步骤53的等待(总线从设备的传送引脚被耦合到总线主控器的接收引脚，例如经由图1-6的实施例的第一数据线14)。如在步骤53的情况那样，呈现值1的传送线向时钟主控器指示在所有总线从设备中建立了时钟同步。

随后，在步骤77中，将总线从设备的RDY/GNT引脚设置为1，在这种情况下，该引脚用作与如图2和4-6所示的“下一”总线从设备的RDY/GNT引脚相连接的输出，因此，类似于步骤70，这向下一总线从设备指示：所广播的下一地址和延迟旨在供它使用。

如在总线从设备是时钟从设备的情况下那样，在步骤78中，设置完成并且内部就绪位被设置为1。

在使用图7所示的实施例的情况下，任何总线从设备或总线主控器都可以是时钟主控器。通过总线主控器将基地址和延迟分配给所有的总线从设备。在其他实施例中，可以例如通过外部信号通知(signaling)预先确定哪个实体是时钟主控器，以使用于检测总线从设备是时钟从设备还是时钟主控器的过程(步骤61-63)可以被省略。在其他实施例中，可将固定基地址和延迟分配给总线从设备，以使用于分配基地址和延迟的相应步骤可以被省略并且只有时钟建立被执行。

接下来，将参考图8讨论图7的频率检测步骤61的实施例。

在步骤80中，在运行程序的从设备被复位后，内部信号rstq_fdet被设置为活动(active)。在步骤81中确定出该信号一被释放，就启动用于频率确定的实际程序。例如，这一释放可以例如在由从设备的启动程序中提供。

在步骤82中，从设备是空闲的(idle)，也就是，等待，直到在步骤83中在总线从设备的接收引脚检测到沿(edge)，对当前实施例来说，所述沿是由总线主控器(参见图7步骤52)提供的8kHz信号的上升沿。只要这种情况发生，在步骤84中的第一测量周期期间，脉冲数目，例如被提供给总线从设备的时钟输入的信号的上升沿的数目就被计数直到在步骤85中检测到下一8kHz信号的上升沿。当这种情况出现时，所计数的数目被存储在可以被称为pcl_count_first的变量中，并且在步骤86中，在第二周期期间，在时钟输入的信号脉冲数目被再次计数直到在步骤87中检测到下一8kHz信号的上升沿。第二周期期间所计数的脉冲数目被称为pcl_count_second。

在步骤88中，估计步骤84中的第一周期期间和步骤86中第二周期期间所确定的两个计数是否相同，也就是，pcl_count_first＝pcl_count_second是否成立。若成立，则在步骤89中，假定在时钟输入处存在稳定的时钟信号，反之若两个值不同，则确定不存在稳定信号，因此在步骤82重新开始程序以尝试重新来检测稳定信号。

在步骤90中，然后以预定的确定性来估计值pcl_count_first(等于值pcl_count_second)是否等于n×64，该实施例中，精确(exactness)为±3。在所示的实施例中，n可以从1-16、32或64中选择。

如已提到的，因为64×64×8kHz＝32.768MHz，所以n＝64的值在讨论的实施例中意味着已经检测到具有系统预定时钟速率的时钟信号，也就是32.768MHz。在这种情况下，在图7的步骤63之后，这被视为指示该总线从设备是时钟从设备。n的可能值的一个不同值(在所示实施例中是1-16或32)，被视为指示像图2和4-6的实施例的信号PLCK的参考时钟信号被施加到将被用于产生时钟信号的总线从设备的时钟输入，也就是，在这种情况下，总线从设备是时钟主控器。在图8所示的实施例中，具有频率为1-16或32×512kHz的参考时钟信号将被接受，因为在这种情况下，n的值将会从1-16或32产生。如果检测到与之频率不同的信号，则不将其当作有效的参考信号或时钟信号，因此在步骤82重新开始该过程。图8举例给出的值在使用具有不同频率的时钟信号和参考时钟信号的实施例中可以不同。此外，如果在实施例中仅有参考时钟512kHz将会被接受，则在步骤90中允许的n值对于参考时钟信号可降低到为1，或者对于时钟信号可降低到64。

可以使用余量值(margin value)(在图8的实施例中，余量值为±3)来考虑到由总线主控器产生的8kHz频率的信号，就确切的频率而言，不需要具有很高的精度。余量值可适于所述8kHz信号的频率准确度或任何其他用作确定时钟信号频率的参考的信号。

如果在步骤90中产生n的允许值，则在步骤91中，终止频率检测，把在图7的步骤62中估计的变量f_lock设置为1。此外，在总线从设备作为时钟主控器的情况下确定的n值可用于调整时钟主控器的PLL的内部分频器以便根据所提供的基准信号频率产生期望的时钟频率。

图8的频率检测机制仅被视为一个例子，其他用于确定被施加到总线从设备的时钟输入的信号频率的机制也可在其他实施例中使用。

在系统已经被初始化并且时钟同步、地址和延迟被建立之后，也就是，链路建立被完成，系统准备好进行通信。接下来将会描述用于经由总线进行通信的协议的实施例，所述总线例如是图1-6的实施例的总线。

在图9中，示出了示出根据协议的实施例的通信的一些基本属性的时序图。随后，将参考图10-20进一步详述该实施例。

在图9的顶部，示出了时钟信号CLK，该信号出现在图1-6实施例的时钟线16上。在标有附图标记102的部分(section)，示意性地示出了从总线主控器到总线从设备的通信，在图1-6的实施例中，该通信发生在第二数据线15上。最后，在标记103的部分，示意性地示出了从总线从设备到总线主控器的通信，在图1-6的实施例中，该通信发生在第一数据线14上。

在图9的时序图中，通信在标记为“被动的(passive)”的部分之后开始，该部分中，没有信号出现在总线上。例如，在先前讨论的实施例中的这种情况对应于链路建立和时钟同步建立之前的情形。

在标记被动的部分之后，在标记“时钟”的部分中，建立时钟同步，也就是，时钟信号CLK存在于总线的时钟线上(先前讨论的实施例中的时钟线16)。在第一个完全的时钟信号周期之后，在总线主控器中产生内部信号SYNC_IN，该信号被用作经由总线发送信息的开始的参考点。

在所讨论的实施例中，信息以帧100的形式从主控器发送到从设备，以帧101的形式从从设备发送到主控器。在当前讨论的实施例中，自如图9所示的内部SYNC_IN信号经过可编程延迟时间d1后，总线主控器开始发送帧100。帧100被在用于将主控器的传送(TX)引脚与从设备的接收(RX)引脚耦合的线上发送，在图1-6的实施例中是第二数据线15。根据该实施例的图9中描绘的帧100的部分包括27位的控制字，所述控制字被停止位SP与24位的数据字隔开，而所述数据字又被停止位与未使用的时隙(slot)(也就是其中没有数据被发送的部分)隔开。控制字在标记为“控制字传送”的时间间隔期间传送，而数据字在标记为“数据字传送”的时间间隔期间传送。帧格式和控制字的更为详细的实施例将在下文中被进一步讨论。

在所示的实施例中，所发送的数据的单独(individual)位随时钟信号的下降沿而改变，并且被在时钟信号的上升沿(也就是，至少大约在各个位的中间)在相应的接收元件(主控器或从设备)采样。

在所示的图9实施例中标记SP的停止位被发送，以使仅在对应于停止位的时钟周期的前半部分发送逻辑1，然后线被释放，并且因此被与图1-6中的上拉电阻17类似的上拉电阻上拉或保持在逻辑1。在本发明实施例中，该停止位可以由与负责产生控制字或数据字位的实体不同的实体产生。

标记为SYNC_OUT(从设备1-n)的线中所指示的停止位还用作从设备的内部同步信号。由于基于在从设备中对接收的信号的处理而引起的延迟的缘故，在积分(integration)延迟d2之后，该同步信号就作为如图9的103部分所描绘的从设备的内部同步信号SYNC_IN而存在。该实施例中的该积分延迟是依赖于硬件的。

然后，自该内部同步信号SYNC_IN(从设备1-n)经过图9中用于从设备1的标记为d3的可编程延迟之后，各总线从设备开始传送。特别地，实施例中的可编程延迟d3可以是被分配给图7实施例中的各从设备的延迟。在一个实施例中，可编程延迟d3被这样选择，以使得可编程延迟d3和积分延迟d2的和对应于预定值。在所示的实施例中，从设备送回帧101，其包括由主控器发送的控制字以及依赖于控制字的数据字，该数据字可以对应于在帧100中从主控器向从设备传输的数据字或可以包括对应于控制字中的命令的数据。而且，在送回的帧101中，控制字和数据字通过停止位来分隔。因此，在线RX(主控器)中所指示的确认接收返回的、格式与确认相同的帧。

在图9所示的示例性实施例中，第一从设备送回控制字，第二从设备返回数据字。特别地，在实施例中，这依赖于如何以参考图7所解释的程序，使用分配给从设备的从设备基地址将控制字和数据字分配到各从设备。

再次，如在线SYNC_OUT(主控器)中所指示的那样，停止位用作到主控器的同步输出。

接下来，将参考图10-20来讨论在帧内使用的帧和命令的格式的实施例。

图10示出102部分中根据实施例的包括256位的帧，具有如上所述的32.768MHz的时钟频率，所述帧可使用128kHz的频率传送。为更清楚起见，将帧在两行中显示，但这并不意味着帧是在两个不同的行等上发送的。在所示的实施例中，标记为ctrl2的部分跟随着标记“通道(channel)3”部分的标记为1的停止位。在不同部分的上方，给出了位编号。另外，在第二行中描绘的帧部分的位编号128和255在帧的下方给出。

帧的位0-26对应于图9的控制字，其中位0-2用作对物理层的控制，例如通过赋予通道，也就是随后位3-26的控制数据被打算送到的从设备的基地址。在图10中标记为控制数据1的该控制数据之后，跟随着用于通道0、1、2和3的24位数据，每个通道由图10中的标有编号27、52、77和102的停止位分开。通道号对应于总线从设备的地址，以使得在通道0中传送的数据被送往具有基地址0的总线从设备使用，通道1的被送往具有基地址1的总线从设备，等等。换言之，帧对应于用于传送数据的时分多路方法，其中总线上的总时间被在对应于不同总线从设备的不同通道之间划分。在帧的后半部分中，基本重复了前半部分的序列，开始于第二控制字(位128-154)，也包括用于标记为ctrl2的通道指定等的三个位，继之以标记为控制数据2的23个控制数据位。之后，用于通道4-7的24位数据跟随着，同样被停止位隔开。能够看到，在使用图10所示的帧的实施例中，可以使用八个通道。当然，如果总线上存在更多或更少数目的从设备，则可以在其他实施例中修改格式以适应更多或者更少的通道。

图10的103部分中所示的从从设备送回到主控器的帧的格式对应于已经参考图9解释的在102部分中从主控器发送到从设备的帧的格式。

应该注意的是，由于重复率的缘故，例如图10所示的帧以下将被称之为128kHz帧。在当前讨论的实施例中，数据被发送到8个通道。另一方面，只提供了两组控制数据，因此，需要一个以上的帧来向所有通道提供相应的控制数据。换言之，标记为通道0到通道7的数据被以比标记为控制数据1和控制数据2的数据更高的带宽发送给从设备。这将参考图20A-20C在随后进行更加详细地解释。

图11示出用于到所有从设备的复位信号的实施例。在所示的实施例中，为了对所有的总线从设备复位，总线主控器发送一连串0，在所示的实施例中，发送512个0或更多。换言之，根据该实施例，与图10中的那些类似的两个连续帧被填充0以发送。

图12示出当总线是空闲或不活动时的情形。如已经解释的那样，自那以后，当没有信号被总线主控器或总线从设备加到总线的数据线上时，将经由上拉电阻将线上电压提拉到表示逻辑1的VDD，以使空闲状态对应于一连串1。

在图13中示出帧同步序列的实施例。帧同步向从设备指示帧的开始和结束，如在图10中所示的那样。图13中所示的两个序列是以如图10的帧格式的情况下的ctrl1、控制数据1、ctrl2和控制数据2的帧来发送的。在这种情况下，在左侧的序列中，发送27个指示同步的0，而图13中的右侧描绘的序列中，通道号在位0-2(对应于ctrl2)中被指示，而其余位，如所示，部分填充1，部分填充0。在该实施例中，给定通道号所指示的总线从设备向总线主控器送回相应的同步字，以保证在同一时刻只有一个从设备发送该同步字，在一个实施例中该同步字以循环(round robin)方式完成。在实施例中，这种同步信号至少每125μs(微秒)(对应于8kHz的周期)发送一次。

图14示出配置序列的实施例。再次发送27个0的序列的ctrl1(控制1)和控制数据1，以使得也可以使用该序列执行帧同步。在图14的右侧示出的按照图10的帧格式分配给ctrl2(控制2)和控制数据2的部分中，广播通道号和延迟，其中使用位1-2作为通道号，位3-11作为延迟。位23-12与图13的情况不同，以使得从设备能够在不考虑所分配的延迟的情况下把图14的配置信号与图13的同步信号区分开来。在这个方面，在其他实施例中，其他代码(code)也可用于位12-26。

在实施例中，图14所示的序列被用于图7的步骤55中，以使得向RDY/GNT引脚已被设置为1的总线从设备分配在序列中包含的通道号和延迟。

在图15中，示出用于断电(power down)的序列的实施例。图15左侧示出的序列的前半部分对应于图13的序列，而右边部分具有指示断电被发送的不同的位序列。当接收到该序列时，所有从设备都执行关闭(shut down)程序。例如，如果各接收实体或总线从设备是时钟主控器，则在接收到回送(echo)后关闭时钟，所述回送即，对接收到命令的确认。如果接收者(例如，总线主控器)负责总线系统的同步，则在实施例中，它将接收引脚连接到传送引脚，并激活内部时钟活动性检测，以使它在时钟再次被激活时执行必要的步骤。如果接收者是“普通”的总线从设备，也就是，不是时钟主控器等，则在实施例中，它将异步事件连接到它的传送引脚以呈现其断电状态。

在图16中，示出向某一从设备提交其他控制数据的序列的实施例。在控制数据1之前，在图10中所示的帧的ctrl1字段中，在这三个位中赋予通道，也就是相应从设备的地址。数据ctrl2被设置为110。然后，控制数据1和控制数据2被在较高层(例如逻辑层)中的通道所指定的各从设备中处理。

应该注意的是，在图13-16中，位编号开始于26并结束于0，其中位26-24对应于图10中的位0-2或位128-130。

在图17中，示出在图10中的“通道0”到“通道7”部分中使用的通道数据格式。在所示实施例中，24位的数据被发送。

在图18和19中，示出使用图16的序列而发送到较高层的控制数据的实施例，其中，当帧如参考图9和10所解释的那样被重复时，同样标记为102的线示出从主控器发送到从设备的控制数据1和控制数据2，标记为103的线示出从从设备返回到主控器的控制数据1和控制数据2。

图18示出向从设备的诸如寄存器等之类的指定地址写数据的实施例。写命令的特征是位序列01后跟着被置为0的5位。控制数据1的位15-0指定数据将被写入到的地址，例如寄存器的地址。然后，控制数据2包括待写数据。

在返回帧中，控制数据1与发送帧中的一个相匹配，并且在控制数据2中存储了实际被写的数据。当没有错误发生时，待写数据与从设备所返回的被写数据相匹配。因此，返回帧可用于检测错误。

图19示出对应于图18的写操作的读操作的实施例。图19左侧的控制数据1与图18的相应部分相当，除了位23和22被颠倒(reverse)外，也就是控制数据开始于指示读操作的10。在所发送的如附图标记102所指示的帧中，控制数据2仅包括0。

在从设备所返回由附图标记103指示的帧中，控制数据1与由主控器发送的用于确认的数据相同，并且控制数据2包括从在控制数据1指示的地址中读取的数据。

当然，图11-19中所示的实施例仅仅是作为例子，并且其他实施例中，也可以使用其他位序列来表征用于完成总线上的所描述的功能的各种命令和动作。

在使用所示的实施例和图10的帧格式的情况下，数据和诸如同步信息之类的控制信息可以在相同的线(在图1-6的实施例的情况下是第一数据线14和第二数据线15)上发送。因此，总线中不需要附加的同步或命令线，但是在该实施例中，同步和命令结构被嵌入到帧中。

为给出更容易理解的例子，图20A-20C示出帧的实施例，所述帧在序列中包括64个如图10所示的128kHz的帧。图20A-C所示的帧持续500μs，因此，可以被以2kHz的频率重复。该帧开始于图20A，延续到图20B并终止于图20C。

该帧可被分为两个子帧，每个都具有4kHz的重复频率并持续250μs，或者分成四个子帧，每个都具有8kHz的重复频率并且持续125μs。如上所述，该帧包括64个如图10所示的具有128kHz的重复频率的帧。

在每个8kHz帧中，读或写命令(例如像图18和19中的读或写命令)被在最初的12个128kHz帧中执行，可能是所需要的任何其他命令的通用命令被在8kHz子帧的最后4个128kHz帧中执行。图20A-20C中，读命令被标记为“读”，写命令被标记为“写”，通用命令被标记为“cmd”。命令后面的括号中的数字给出了所寻址的通道。例如，在第一8kHz子帧中，通用命令被发送到通道0-3，在第二8kHz子帧中，通用命令被发送到通道4-7，在第三8kHz子帧中，通用命令被再次发送到通道0-3，并且在所示的第四8kHz子帧中，通用命令被发送到通道4-7。换言之，在每个4kHz子帧中，通用命令被发送到每个通道。

此外，在读和写命令后面的括号中，给出了读或写什么的指示。所述指示仅作为例子，在其他实施例或在其他情形中，可以读或写不同的值。给定缩略词的含义如下：

“meas”表示读取从设备中的测量寄存器。

“trans”指定读取从设备中的横向电流(transversal current)，即在用于通信的模拟前端(AFE)的情况下，在连接到AFE的通信线上的电流。

“dc”表示在从设备的DC电压。

“uconst”关于在从设备提供的恒定电压。

“udac/idac”关于DC控制后退(fallback)系统的寄存器，所述寄存器根据所测量的值被写入。

如上所述，图20A-20C的帧仅被视作表示如何将各种命令和数据一起在诸如图1-6中的第一数据线14和第二数据线15之类的相同物理线上传送的例子。当然，其他对可用通道带宽的划分也是可以的。此外，当然，如上所述，如果所需的通道的数目不是8，则帧格式可以被相应地适配。

在实施例中，上述帧格式和协议可以与图7和8的实施例和/或图1-6的实施例一起使用。然而，在这些实施例中所体现的原理也可以被相互独立地使用。

Claims

1、一种用于连接信号处理单元的总线系统，所述总线系统包括：

时钟线；和

至少一个组合的数据和同步线。

2、根据权利要求1所述的总线系统，其中所述至少一个组合的数据和同步线包括第一组合的数据和同步线，用于将信息从总线主控器传送到至少一个总线从设备，和第二组合的数据和同步线，用于将信息从所述至少一个从设备传送到所述总线主控器。

3、根据权利要求1所述的总线系统，其中总线系统包括数字串行总线系统。

4、根据权利要求1所述的总线系统，其中所述时钟线和所述至少一个组合的数据和同步线是把被耦合到总线系统的所有信号处理单元相互连接的仅有的信号线。

5、根据权利要求1所述的总线系统，还包括至少一个在两个信号处理单元之间提供点对点连接的线。

6、根据权利要求1所述的总线系统，还包括：

数字信号处理单元，被耦合到所述时钟线和所述至少一个组合的数据和同步线；和

至少一个模拟信号处理单元，被耦合到所述时钟线和所述至少一个组合的数据和同步线。

7、根据权利要求6所述的总线系统，其中所述数字信号处理单元和所述至少一个模拟处理单元包括语音处理单元。

8、一种信号处理系统，包括：

数字信号处理单元；

多个模拟信号处理单元；和

总线系统，包括时钟线和至少一个数据线，用于将所述数字处理单元与所述多个模拟处理单元相耦合；

其中，所述数字处理单元是总线系统的主控器，所述多个模拟处理单元是总线系统的总线从设备，并且

其中，所述模拟处理单元中的一个包括被耦合到所述时钟线的时钟发生器。

9、根据权利要求8的信号处理系统，其中所述模拟处理单元和所述数字处理单元是语音处理单元。

10、根据权利要求8的信号处理系统，其中所述多个模拟处理单元以菊花链的形式连接。

11、根据权利要求8的信号处理系统，其中所述总线系统包括所述时钟线和两个数据线。

12、根据权利要求8的信号处理系统，其中所述多个模拟信号处理单元包括用户线接口电路。

13、一种用于初始化总线系统中的通信的方法，所述方法包括在被耦合到所述总线系统的至少一个信号处理单元中执行以下步骤：

确定在所述信号处理单元的第一输入处的信号的频率；

根据所述确定的频率，确定所述信号处理单元是所述总线系统的时钟发生器。

14、根据权利要求13所述的方法，进一步包括根据所述确定的频率，确定所述信号处理单元接收用于总线通信的时钟信号。

15、根据权利要求14所述的方法，其中，如果确定的频率在预定范围内，则所述信号处理单元被确定用以接收时钟信号，并且其中，如果所述确定的频率不在预定范围内，将处理单元确定为所述时钟发生器。

16、根据权利要求13所述的方法，进一步包括，将基准频率应用到所述总线系统的线，其中所述频率确定步骤包括使用所述基准频率测量所述频率。

17、根据权利要求13所述的方法，在所述确定步骤之后，向总线主控器提供确认。

18、根据权利要求13所述的方法，进一步包括，如果确定所述信号处理单元是时钟发生器，则在所述信号处理单元中开始时钟信号的产生，并且在所述总线系统的时钟线上输出产生的时钟信号。

19、根据权利要求13所述的方法，进一步包括，如果确定所述信号处理单元是时钟发生器，则将用于总线通信的预定基地址归到所述信号处理单元。

20、一种用于总线中的链路建立的方法，所述方法包括：

在所述总线系统上重复地广播初始化信息；

选择连接到总线的信号处理单元；和

将当前广播的初始化信息分配到所述选择的信号处理单元。

21、根据权利要求20所述的方法，进一步包括，在所述分配步骤之后，选择连接到所述总线系统的所述信号处理单元中的下一个。

22、根据权利要求21所述的方法，其中所述选择步骤包括：

选择所述信号处理单元中的第一个作为当前选择的信号处理单元；和

在所述初始化信息已经被分配到所述当前选择的信号处理单元之后，从所述当前选择的信号处理单元向下一信号处理单元连续发送选择信号以选择所述下一信号处理单元，直到预定数目的信号处理单元已经被选择。

23、根据权利要求22所述的方法，其中经由点对点连接来发送所述选择信号。

24、根据权利要求20所述的方法，其中所述初始化信息包括基地址和/或可编程延迟中至少一个。

25、根据权利要求20所述的方法，其中所述重复地广播步骤包括连续地广播用于连接到所述总线系统的不同信号处理单元的不同初始化信息，

其中，当接收到来自信号处理单元的确认时，改变所述初始化信息。

26、一种用于总线中的通信的方法，所述方法包括：

在相同物理连接上传送数据和同步信息。

27、根据权利要求26所述的方法，其中所述物理连接包括第一线和第二线，所述第一线将信息从总线主控器传送到至少一个总线从设备，所述第二线将所述数据和同步信息从所述至少一个总线从设备传送到所述总线主控器。

28、根据权利要求26所述的方法，进一步包括在所述物理连接上传送控制命令。

29、根据权利要求26所述的方法，其中通过传送帧来执行所述总线系统中的通信，所述帧包括用于传送控制和同步信息的部分以及用于传送数据的部分。

30、根据权利要求26所述的方法，进一步包括：

使用时分多路访问，经由所述总线系统，将数据传送到多个信号处理单元和传送来自多个信号处理单元的数据。

31、一种用于总线系统中的通信的协议，所述协议包括嵌入在数据传输中的至少一个同步码。

32、根据权利要求31所述的协议，进一步包括：

传送数据的帧格式；和

所述帧格式包括存储控制信息的帧部分和存储数据的帧部分。

33、根据权利要求32所述的协议，其中所述存储数据的帧部分包括多个连续的数据通道。