CN100527102C - 串行互连时间要求高的数字设备的串行总线接口和方法 - Google Patents

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    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers

Abstract

一种串行总线接口，保证在该从设备的远非末端反射的、从主设备发送的请求分组的请求回波被终止。可由主设备和从设备之间的电线长度的距离和/或传输线路的电特性来定义这样的信号回波的传播时间。该从设备可接收该请求分组、相加一些处理时间并发送由可编程延迟元件延迟的响应。在进一步的传播延迟之后，该响应分组可到达该主设备。此时，该请求回波已被终止，并不再打扰该数据传输。可编程延迟元件将上述间隔精确移动到响应分组到达该主设备的点。在接收了该响应之后，该驱动缓存器再次激活，而从设备方的对应驱动器缓存器被停用。由于激活终止，在进一步的往复之后响应回波被取消。在这期间，从设备方的接收器缓存器的任何输入被忽略。

Description

串行互连时间要求高的数字设备的串行总线接口和方法
技术领域
本发明一般涉及数字串行总线，并具体涉及一种用于外围设备的时间要求高的(time-critical)串行互连的串行总线接口及其操作方法。
背景技术
在娱乐电子、织物自动化、和计算机系统(例如服务器、大型主机等)的舞台，具有远程参与者/传感器接口、如I2C的串行总线标准的外围设备的嵌入控制用于访问所述外围设备以读和写它们的寄存器，并得到或设置环境信息。由互连线路和接口结构以及该(嵌入式)系统内用于通信的所有格式和过程，即通信协议，来定义这样的串行总线标准(规格)。具体说，该通信协议避免混乱、数据丢失和信息阻塞的所有可能性。
更具体说，该I2C(IIC＝内集成电路)总线是通用2电线路总线，即其包括每一个与“或”连线路的时钟和数据线路(图1)。这意味着休息或传输逻辑“1”时，该时钟和数据线路由具有大值的电阻上拉，并用在该总线上实现的控制器芯片的开路集电极输出的一个或多个向下驱动。由于所述上拉电阻器，当该总线空闲时，两根线路都为“高(HIGH)”状态。主设备经常确定该时钟速度，但是该总线上的某一芯片可通过延长周期而使传输慢下来。与该总线相连的外围设备完全由软件寻址。另外，新设备或功能可容易地箝位在现有I2C总线上。以100kHz、400kHz或3.4MHz的速度在主设备和从设备之间传输数据。I2C总线上的时钟信号的产生一直是主设备的职责，即当在总线上传送数据时，每一主设备产生并发送其自己的时钟信号。另外，该I2C总线协议允许快速设备与慢速设备通信，并且如果具有不同时钟速度的不同设备与总线相连，则定义总线时钟源。
再次参考图1，如上所述，I2C总线实现包括两根电线路，在与该总线相连的设备之间运载信息的串行数据(SDA)和串行时钟(SCL)电线路。每一设备由唯一的地址识别，并根据该设备的功能而用作信息的发射器或接收器。例如，LCD驱动器仅是接收器，而存储器既可接收也可发送数据。另外，当执行数据传送时，设备也可以被认为是主设备或从设备。作为一个示例例子，主设备是发起总线上的数据传送并产生时钟信号以允许该传送的设备。此时，任何被寻址的设备认为是从设备。
该I2C总线是所谓“嵌入应用”的典型解决方案，即其在多个基于微控制器的用户和电信应用中用作控制、诊断和功率管理总线。该I2C总线的典型应用领域在例如电视机的设备和例如数字(DECT)无绳电话的电话基站的电话设备内部(即嵌入其中)，其中总线并不远大于1米。
将在上下文中提及的其他公知串行接口规格有用于外围设备和计算机之间的高速数据传送的公知“FireWire(TM)”接口、和公知“通用串行总线(USB)”接口、计算机和附加设备(例如音频播放器、操纵杆、键盘、电话、扫描仪、和打印机)之间的即插即用接口。
尽管一般串行总线不具有并行总线的吞吐能力，但它们的优点在于需要较少的布线路和较少的IC连接管脚。但在上述有限的电子间隔室中，那些串行总线与负责利用那些总线访问远程功能的控制器相比，仅以低速(100Kbit/s-3Mbit/s)运行。因此控制器不得不等待，在完成远程访问之前浪费很多处理功率。而且布置那些总线以附上作为相同电线路上的多点参与者的一些外围设备。尽管这样的实现节省了某些布线路努力，但由于在该总线上仅一个元件失效的情况下，整个设置遭到完全失效，所以它也带来了关于可靠性和可用性的特定缺点。
由此，在高可用性和容错实现以及包含共同维护方面，必须选择不同设置。每一外围设备需要其自己与负责驱动这些外围单元的控制器互连。但对于类似上述USB的标准总线，当移植到类似USB驱动器的更先进标准时，仍存在小带宽的问题，并需要在前端同步电路中的更高管脚数目和更多努力。
所以期望提供一种能在上述应用领域中使用的串行总线接口及其操作方法，具体说，能容忍不同外围设备在时钟速度、电路(线路)长度等之间的变化和差别。值得强调的是上下文中的“时间要求高(time-critical)”意味着该时钟周期时间远低于主设备及与其相连的外围设备之间的运行时间。
发明内容
本发明的根本思想在于在大多数时间保持该总线主设备的驱动器缓存器激活，除了期望来自该从设备的响应的定义时间间隔之外。这保证在该从设备的远非末端(far non-terminated end)反射的、从主设备发送的请求分组引起的信号回波终止。可由主设备和从设备之间的电线长度的距离和/或传输线路的电特性来定义这样的信号回波的传播时间。
根据本发明的优选实施例，提出了一种用于数字串行总线的串行对等接口以及操作其的对应方法，其中该串行总线包括一个总线主设备和至少一个总线从设备，并且其中该串行对等接口包括至少一个双向数据线路和一个单向时钟线路，允许在任何时钟频率工作，尤其允许在时钟周期短于该数据线路中数据的传播时间的范围内工作，其中该总线主设备包括用于发送和/或接收数据的至少一个驱动器缓存器。具体说，该提出的接口和方法，除了在期望来自该至少一个总线从设备的响应的定义间隔之外，保持该驱动器缓存器激活。从而在该从设备的远非末端反射的、从主设备发送的请求分组的请求回波可自动终止。
换言之，该从设备接收该请求分组、相加一些处理时间并发送延迟了某一时间延迟的响应。在进一步的传播延迟之后，该响应分组到达该主设备。此时，该请求回波已被终止，并不再打扰该数据传输。
提出的总线接口包括在主设备和从设备的可调延迟元件，用于将上述间隔精确移动到响应分组到达该主设备的点。在接收了该响应之后，该驱动器缓存器再次激活，而从设备方的对应驱动器缓存器停用。由于该激活终止，所以在进一步的往复之后响应回波被取消。在这期间，从设备方的接收器缓存器的任何输入被忽略。
这里提出的方案允许由具有两根电线的接口上的控制器来驱动外围设备(100...1000)的高输出端数(fan-out)，同时可实现高数据传输率，并且点对点互连允许错误容差和共同维护。而且可由控制器中的主设备实例控制该数据传输率，外围从设备不需要例如振荡器或锁相环(PLL)的附加组件。而且通过在该传输线路的各端仅使一个驱动器激活，该实现允许使用标准电压级的驱动器和接收器缓存器，同时保持低阻终止总线的优点并避免平均高驱动电流。
应注意这里描述的用于高频双向数据交换的方法不限于仅一根数据线路，而可应用到以相同延迟并行运行并与所施加的时钟同步的任意数目的双向数据线路，以增加该接口的吞吐量。
另外，该提出的串行接口/总线协议和装置允许在宽频率范围互连包括但不限于任何消费电器(电视机、机顶盒、DVD播放器、数字视频摄像机、数字电话等)的至少两个时间要求高的数字端设备，并允许与这些设备之间的绝对和相对电缆长度无关的这些互连设备的精确定时。
而且，所提出的串行接口及其操作方法使得也在包括有区别的时钟速度和/或有区别的串行总线线路长度的设备的上述环境中的这些串行总线能全自动自校准。
附图说明
通过下面参考附图，将利用优选实施例更详细地描述本发明，使得本发明的特点和优点变得更加明显。更具体的，
图1是公知I2C串行总线标准的总线结构和布线路的示意图；
图2是为了图示现有技术串行总线系统的缺点，图1的串行总线结构的更简单的视图；
图3是通过串行总线接口连接到几个外围设备的根据本发明的嵌入式控制器功能的示意方框图；
图4示出了嵌入式控制器和图3所示外围设备的从功能(slave function)之间的信号路径的细节；
图5A-C图示了关于主设备和从设备方的两个处理单元的图4所描绘的传输线路上的数据模式的关系；和
图6A，B是为了图示根据本发明的时延调整的方法的流程图。
具体实施方式
图1描述了公知I2C串行总线标准的典型结构。它包括串行时钟线路(SCL)10和串行数据线路(SDA)15。在本例子中，两个I2C主设备20、25和两个I2C从设备30、35连接到该I2C总线的时钟线路10和数据线路15。而且，该时钟线路10和数据线路15由电源电压50(+U)驱动，并依靠两个高阻抗(在本例中典型地每一个在“2.2kOhm”的范围内)电阻器40分别通过两个电源线路52、54而终止。所示I2C总线是“多点”总线，这意味着可将多个主和从设备附到该总线上。
为了获得高电平信号，所示I2C总线结构还包括所述高阻抗上拉电阻器40、45，因为所有附着的设备是开路集电极驱动器。所以，该总线不由线路阻抗终止，这意味着信号和时钟周期必须大大长于电脉冲沿该数据线路15的传播(travelling)时间。另外，该总线的多点网络将产生许多高速操作的电反射。
在图2中，图示了如何在图1描述的总线结构中的低阻抗线路60上获得无反射传输。该线路60，在两个末端，包括电阻器65、65’(R1)以及电阻器70、70’(R2)，这些电阻器不得不满足该线路阻抗以避免任何反射。所以用于该线路的驱动器75、75’(用于在总线上发送数据)和80、80’(用于从该总线接收数据)必须驱动高电流，以得到在该线路另一端的适当电压摆动。这引起高功耗从而支持标准电压电平，或需要针对抗扰性的具有低阈值和势能差速传送的特定接收器。以2V电压摆动驱动50Ohm线路将需要40mA驱动电流，这将使得总数达到(add-up)用于多线路支持的几瓦特。
图3示出了根据本发明的串行总线接口的一个优选实施例，其中主设备(嵌入式控制器功能)100通过单独对等(点对点)线路连接110-120而示例连接到三个从设备(外围设备1-n)125。该嵌入式控制器功能100包括连接到该嵌入式控制器功能100的内部总线接口的串行主设备功能105。该串行主设备功能105包括几个寄存器，允许通过读或写从该控制器核心访问，以编程该主设备，并利用该串行接口110、115和120向/从该外围设备125发送或接收数据。
该外围接口(设备)125包括串行从设备功能130以及附加局部寄存器和参与者/传感器接口135。由该主设备功能105发送的数据作用于外围设备125中的那些接口，并且利用对主设备的读取而将来自那些接口的状态信息发送到该主设备功能。每一串行接口110-120包括两根电线路，一根以半双工工作方法运载数据，另一根为相邻时钟。所有数据与该主设备功能105馈送的时钟同步朝着两个方向传输。
对于考虑到数据信号完整性的串行总线系统中所示布线路110-120的正确物理布局，将被使用的时钟频率在从DC直到最高频率的宽范围内可调。由于衰减以及由于因时钟和数据之间的歪斜和运行时间延迟效应而引起的数据和时钟边沿不同步的芯片硅和板布局特性，而由控制器和远程设备之间的距离给出该频率上限。尽管可以较低频率覆盖最高几米的距离，但该上限可在500MHz的范围内。如果卡外(off-card)驱动那些接口，则可利用阻抗匹配同轴电缆保持该信号质量。由于该同步设计，可覆盖很宽种类的实现和需求。
图4示出了嵌入式控制器100中的主设备功能105和外围设备125中的从设备功能130之间的信号路径的细节。
由匹配传输线路245阻抗的控制器内的输出缓存器205、和位于设备100上输出管脚附近的电阻器240一起驱动该时钟信号。由馈送至少该从设备功能130并还提供该外围设备125内部和外部的设备功能的输入缓存器250接收该时钟信号。该双向数据信号通过输出缓存器255和输入缓存器265与该主设备功能105互连。由该模块100上安排的同一管脚220将两个缓存器与线路阻抗匹配电阻器215相连。由控制信号225使能该输出缓存器255从而传输数据到外围设备125，同时该数据线路210需要任何反射信号模式的终止。
该外围设备125提供与由串联端接电阻器250跟随的管脚230相连的同一双向数据输入270和输出260。也由来自该从设备功能130的控制线路235使能该输出缓存器260。
为了在主设备功能105和从设备功能130之间交换数据，可使用定义的数据协议。在一个优选实施例中，这样的协议包括发送或请求的数据类型的标签信息、用于选择从设备中的特定寄存器的地址信息和数据部分。而且可存在特定模式，以在外围设备125发送复位操作。还可存在另一特定模式，仅从该从设备请求未指定或状态信息。该主设备一直具有对事务的顺序的完全控制。因此它向从设备130发送标签以开始该事务。该配置允许数据和时钟信号同步到达包括解串行化(de-serialize)功能和状态机器的处理单元290。下面将参考图5A更详细描述该功能和该状态机器的细节。
根据实施的协议，该处理单元290装配响应分组，并将其向回发送到也包含状态机器和解串行化功能的处理单元280。当接收时，在发送该请求以允许该接收缓存器265得到以全电压摆动并不由线路终端降低的响应之后，该处理单元280通过控制线路225禁止该驱动器255某一时间帧。这允许接收缓存器265用公知晶体管-晶体管逻辑(TTL)或低压晶体管逻辑(LVTL)标准电压电平工作。
如果该时钟周期(频率倒数)进入该信号的往复延迟范围并低于该时间，则该延迟元件275的另一个功能开始工作。当来自该从设备的响应到达时，该延迟元件275允许除了该时间窗之外的该线路的持续终止。由于信号反射发生得与该信号发生驱动器本身越来越独立、并作为线路上的回波单独传播、并根据在该接口上使用的线路长度和时钟频率而引起接收器的失真，所以需要所有其他时间期间的终止。克服这些影响的简单方法是主动终止该线路的至少一端。值得注意的是由于时钟和数据在该从设备输入端一直同步，所以该从设备可一直接收和解码来自该主设备的消息而不依赖延迟补偿或线路长度。
图5A-5C示出了关于主设备280和从设备方290的两个处理单元的传输线路210上的数据模式的关系。
在图5A中，现在通过定时图图示了数据分组如何在图4所描绘的传输线路上传输。在该图的上部，示出了由主设备发送和接收的数据分组以及在图4中描绘的驱动器225和235的对应驱动器状态。在该图的下部，示出了对于图3所示的从设备(外围设备)125之一的对应总线接口状态。
在该图上部描绘的参数“TMdelay”是响应接收窗在主设备的可编程延迟(包括在图4中描绘的处理单元275中)。换言之，根据本发明的该参数用于调整该主设备的激活响应状态，其中该主设备能接收达到其的所有响应分组。响应于此，另一参数“TSdelay”是用于发送响应的从设备的可编程延迟(包括在图4中描绘的处理单元295中)，该响应用于调整响应于来自主设备的到达数据分组而发送数据分组的从设备方的时间窗。
从图5A可更清楚地看出，处理单元280中包括的上述状态机器利用控制信号225而在大多数时间保持该驱动器缓存器255激活(“高”状态)，与是否发送数据模式无关，除了期望来自该从设备的响应的定义间隔T_rec 515之外。该机构确保在管脚230的远非末端反射的、从主功能105发送的请求分组500的请求回波505在串联电阻器215和激活缓存器255结合的近端终止。该请求回波505的传播时间认为是T21，并由主功能105和从功能130之间的线路长度1中的距离以及传输介质的电特性来定义该传播时间。
该从功能130在时间T1之后接收525该请求分组500，累加单元290的一些处理时间“T_proc”，并发送由该可编程延迟元件295延迟的响应分组530。该响应分组530在T1的进一步传播延迟之后到达510该主设备。此时，该请求回波505已终止，并不再打扰该数据传输。
在接收510该响应分组530期间，主设备的缓存器255处于三态(tri-state)，而该处理单元280工作于输入模式。由于该主设备不得不准备该输入和禁止该驱动器缓存器255的时间的精确点依赖于信号传播时间T1，所以需要一种测量方法来调整该处理单元280驱动的驱动器使能信号225。该处理单元280实现可编程延迟元件275，用于三态窗T_rec精确移动到该响应分组530到达510该主设备的点。在接收510了该响应分组530之后，该驱动器缓存器255再次激活，而从设备方的驱动器缓存器260停用。由于在管脚220的激活终止，所以在时间T1之后到达520该主设备的响应分组530的响应回波535在进一步的往复之后被取消。在这期间，从设备125的接收器缓存器270的任何输入被忽略。
延迟调整的方法
图5B更详细地图示了之前提及的延迟调整期间的电子条件。在调整步骤期间，首先将参数“TMdelay”设置为最大值，以确保终止请求分组的任何回波。因此，为了使该主设备正发送的数据分组全部在从设备接收到，参数“TSdelay”也被设置为最大值。“TSdelay”的最大值可等于或大于“TMdelay”，同时两个最大值必须允许超出信号往复传播时间的延迟。在调整相位期间，该主设备的接收窗口通过从该主设备发送合适信息来逐步递减该从设备的参数“TSdelay”，而被响应分组530成功接近。
要强调的是，用于在主设备功能105和从设备功能130中设置该正确延迟的方法是本发明的一部分。在串行接口的时钟周期在信号的传播时间T1范围内或小于该T1并且在管脚220和230发生由信号反射引起的重要回波的情况下，需要该方法。由于这些回波的延迟依赖于线路210和245的线路长度1以及该传输线路的介电特性，所以使用实验方法来调整该主设备105的接收窗口而不给出计算建议。
为了开始将接收窗口设置为正确延迟的扫描，主设备功能的延迟单元275和从设备的延迟295都设置为提及的最大延迟，该最大延迟必须在超出该往复时间一个回波T21的范围内。因此，该延迟295必须等于或大于该延迟275。典型地给出两种延迟为发送到该从设备的时钟的时钟周期的倍数。该主设备然后开始从该从设备接收短响应，并在其接收窗口T_rec期间监视来自从设备的应答。在每一响应之后，从设备功能130的延迟295根据主设备发送的合适命令而递减。当对于接收窗口T_rec设置的时间位置等于响应的传播时间T1加上在延迟元件295中设置的实际延迟时，得到这两个延迟单元275和295的正确调整，并且该主设备得到有效的响应。可通过从两个延迟单元中减去时钟周期数中的相同延迟来将该设置优化为响应中的最小延迟。
在另一个实施例中，该延迟单元295也可包括用于相加一个时钟周期的可编程数目的子周期(sub-cycle)延迟的能力。可在内建于该延迟单元295中的延迟链外产生这些子周期。该特点帮助调整主设备方的数据转换到该本地时钟基准。该调整的另一解决方案是对在主设备上接收的数据流的过采样和时钟域的重新同步。在这种情况下，从设备方不需要子周期延迟功能。
应注意的是，所述得到延迟调整的方法必须开始于减少的大延迟，而不是要增加的小延迟。由于回波首先在T_rec窗口检测，并产生这些延迟的错误设置，后一过程将引起问题。
图6A描绘了流程图，用于更详细地图示在单一从设备(即只有一个外围设备)环境的情况下，用于先前描述的延迟调整的必要程序步骤。所示例程开始于步骤600，其中主设备的延迟参数“TMdelay”被设置为实验性预定的最大值TMdelay_max。在下一步骤605，因此从设备的延迟参数“TSdelay”被设置为同样实验性预定的最大值TSdelay_max。在以上述方式初始化这两个延迟参数之后，在接下来的步骤610，该主设备将某一消息(数据分组)发到该从设备。此后，在上述实验性预定的响应窗口Trec内，在步骤615，该主设备切换为等待状态，其中它能接收来自从设备的所有响应分组。换言之，如果由从设备发送到主设备的响应分组在时间窗口Trec内到达该主设备，则仅由主设备接收该分组。应注意这两个步骤610和615可视为公知的“轮询”算法。
在已将数据分组发送610到该从设备之后，该主设备检查620其是否已从该从设备接收了任何有效的响应分组。有效意味着所接收的分组没有被损坏或由于在时间窗口Trec内没有被完全接收而引起的不完全。如果主设备没有接收到有效的响应分组，则参数“TSdelay”被递减625某一实验性预定的量，并且过程跳回到步骤610，并向该从设备再次发送另一数据分组。只要主设备没有接收到有效的响应分组，则重复所示循环610-620。
如果该检查620揭示了该主设备从该从设备接收了有效的响应分组，即参数“TSdelay”的当前值是使主设备能从该从设备接收响应分组的正确值，则继续步骤630，其中主设备的延迟参数“TMdelay”减少参数“TSdelay”的当前值，换言之，被设置为差值(TMdelay-TSdelay)。为了还满足从设备方的定时需要，也为了保持主设备和从设备之间的有效相对延迟，在步骤635，该参数“TSdelay”设置为零。换言之，步骤630和635仅定义偏移去除或相减，因为如前所述，仅关心主设备和从设备之间的相对延迟。
多个线路的多路复用
现在参考图5C，更详细图示了主设备操作具有不同线路长度的两个不同从设备的多路复用应用的电子条件。该主设备总是在相同的时延“TMdelay”，即发送请求之后，从“从设备1”或“从设备2”接收响应。“从设备1”获得与“从设备2”相比更高的编程延迟值“TSdelay1”，因为其线路长度L1短于第二从设备的L2。“从设备2”获得更短的编程延迟值“TSdelay2”。具有最长线路长度的从设备可设置为TSdelay＝0，而在每一其他从设备中。某一延迟>0被编程，以人工拉长到主设备的较短互连Lx，并与最长线路互连的从设备相比提供相同延迟的响应。由于该实现仅在每一从设备中使用该延迟元件295，并对该主设备没有其他资源需要，所以该方法允许实现仅由一个主设备多路复用的任意数目的从设备。
前述调整机构允许正确调整延迟，以驱动外围设备125中一个主设备功能105和一个从设备功能130之间的串行协议。如图3所示，本发明的第二部分是主设备以多路复用方式驱动多个串行链路110-120的能力，其中每一链路可具有不同长度，并因此主设备和不同外围设备之间的信号传播时间T1可变。上述延迟调整方法允许通过在每一从设备中具体编程该延迟，而得到每一单独线路110-120的调整。这也示出了对于放置该响应分组的单元275和295的延迟的任意设置、以及在相同时间点的接收窗口T_rec，该数据交换工作。所以，选择比单元275和295中需要的最小者更高的延迟，因为特定线路等于更长线路210。将此应用到多条链路的调整，可以得到具有最大距离的线路，并用该链路的延迟来调整接收窗口T_rec。现在其他外围设备中的所有其他延迟可重新计算，并调整到该接收窗口T_rec的新位置。这导致对于该延迟在控制该驱动器缓存器225以与任意从设备通信的主设备中的相同设置，并允许仅通过切换到不同数据线路，在主设备中的多路复用器功能的非常简单的实现。
而且，某些广播功能可同时施加到所有外围设备上，其也同时从所有外围设备传递同步响应并简化这些响应的使用。例如，伴随着来自所有从设备的同时响应，该主设备可请求插件检测或有效(alive)信息。该信息轮询的响应可以循环方式完成，并可结合来自该从设备的其他状态信息，例如该从设备的中断信息。
与图6A类似，在图6B中，通过流程图更详细图示了在多从设备(即至少两个外围设备)环境下，先前描述的延迟调整的必要程序步骤。示出的例程开始于步骤700。在步骤702，用值0初始化整数变量n。在以下程序中使用该整数变量，为多从设备环境中的每一从设备分配从设备编号。在步骤703，该整数变量递增“1”，并在下面的步骤705，对于给定的从设备n而完成单个从设备环境中执行的所有程序步骤600-635。如上所述，先前描述的步骤600-635的结果是主设备的延迟参数“TMdelay”的调整值。然后在步骤710，产生表格，其中对于每一从设备n而插入“TMdelay”的对应值。通过检查步骤715，在下面多从设备环境中对于所有从设备执行步骤600-635。
在对于具有从设备号1-n(n>1)的所有从设备而产生710该表格之后，在步骤720，该主设备的延迟参数“TMdelay”设置为在产生710的表格的右栏中包含的所有TMdelay值的最大值。另外，在步骤725，所有从设备的延迟参数“TSdelay”的值由以下两值的差值(△)调整：在步骤720设置的参数“TMdelay”的最大值和对于具有从设备号#的以下从设备而在表格710中包含的“TMdelay”的值。通过结合最后两个步骤720和725，可从而保证延迟参数“TMdelay”和“TSdelay”的终值与所有从设备的潜在不同线路和时钟要求兼容(包括它们不同的时钟速度、电缆长度等)。

Claims (14)

1.一种用于操作串行对等接口的方法，所述串行对等接口用在总线主设备和至少一个总线从设备之间的数字串行总线中，所述接口包括至少一个双向数据线路和一个单向时钟线路，允许在时钟周期短于数据在该数据线路上的传播时间的范围内工作，其中所述总线主设备包括用于接收数据的至少一个总线主设备驱动器缓存器，其中所述方法包括：除了某一时间间隔之外，保持所述总线主设备驱动器缓存器激活，其中在所述时间间隔期中，期望响应于所述总线主设备发送的请求数据分组而由所述至少一个总线从设备发送的响应数据分组。
2.根据权利要求1的方法，其中所述总线主设备发送请求数据分组，其中所述至少一个总线从设备接收所述请求数据分组，并针对某一延迟所延迟的所述请求数据分组而发送响应数据分组，其中在另一传播时间之后，该响应数据分组到达该总线主设备，并且其中该响应数据分组到达该总线主设备的时间，该请求数据分组的回波已终止并不再打扰数据传输。
3.根据权利要求1或2的方法，其中，在该总线主设备接收所述响应数据分组之后，所述总线主设备驱动器缓存器再次激活，而从设备方的对应总线从设备驱动器缓存器停用，并且其中由于激活终止，所以在进一步的往复之后响应回波被取消，并且其中在这期间，从设备方的总线从设备接收器缓存器的任何输入被忽略。
4.根据权利要求1或2的任一个的方法，用于在所述总线主设备与至少两个总线从设备互连的串行总线环境中，其中设置该至少两个总线从设备的单独延迟，使得在该总线主设备已发送请求分组之后，用相同时间延迟从该至少两个总线从设备发送所有响应分组。
5.根据权利要求3的方法，用于在所述总线主设备与至少两个总线从设备互连的串行总线环境中，其中设置该至少两个总线从设备的单独延迟，使得在该总线主设备已发送请求分组之后，用相同时间延迟从该至少两个总线从设备发送所有响应分组。
6.根据权利要求4的方法，其中多路复用该至少两个总线从设备和该总线主设备之间的数据传输，而不在该总线主设备内单独补偿所述至少两个总线从设备的每一个的传播时间延迟。
7.根据权利要求5的方法，其中多路复用该至少两个总线从设备和该总线主设备之间的数据传输，而不在该总线主设备内单独补偿所述至少两个总线从设备的每一个的传播时间延迟。
8.一种串行对等接口，用在总线主设备和至少一个总线从设备之间的数字串行总线中，所述串行对等接口包括至少一个双向数据线路和一个单向时钟线路，允许在时钟周期短于数据在该数据线路上的传播时间的范围内工作，其中所述总线主设备包括用于接收数据的至少一个总线主设备驱动器缓存器，其中所述串行对等接口包括至少一个可调延迟元件，用于将所述至少一个总线主设备驱动器缓存器为了接收数据而激活的时间间隔移动到一个时间点，在该时间点，期望响应于所述总线主设备发送的请求分组而由所述至少一个总线从设备发送的响应分组到达该总线主设备。
9.根据权利要求8的串行接口，还包括一个部件，用于在该总线主设备接收所述响应分组之后，再次激活所述总线主设备驱动器缓存器，而从设备方的对应总线从设备驱动器缓存器停用，并且从设备方的总线从设备接收器缓存器的任何输入被忽略。
10.根据权利要求9的串行接口，包括安排在该总线主设备方的第一可调延迟元件，用于将所述至少一个总线主设备驱动器缓存器为了接收数据而激活的时间间隔移动到一个时间点，在该时间点，期望响应于所述总线主设备发送的请求分组而由所述至少一个总线从设备发送的响应分组到达该总线主设备，并包括安排在该至少一个总线从设备方的至少一个第二可调延迟元件，用于连续减少所述至少一个总线主设备驱动器缓存器激活的所述时间间隔。
11.一种用于根据前述任一权利要求的数字串行总线的外围设备，所述外围设备包括至少一个驱动器缓存器，用于接收数据，和至少一个可调延迟元件，用于连续减少所述至少一个总线主设备驱动器缓存器激活的所述时间间隔。
12.一种在根据权利要求8的串行对等接口中利用相同双向数据线路而调整与主设备的请求相关的至少一个从设备的响应的方法，其中所述至少一个从设备包括可调延迟元件，允许在时间上移位响应，其中在监视器扫描中，该主设备监视期望来自该至少一个从设备的数据的某一窗口，其中在主设备的控制下，该至少一个从设备响应于由该主设备发送的请求而开始发送响应，其中该主设备首先将延迟设置为高于所述数据线路上的信号往复时间的值，并减少该至少一个从设备中的延迟，其中，同时监视来自该至少一个从设备的响应并减少在该至少一个从设备中设置的延迟，并确定将该至少一个从设备的响应精确匹配到该主设备确定的接收时间窗口的某一延迟。
13.根据权利要求12的方法，包括步骤：
由该主设备的可调延迟元件将主设备延迟、并由该从设备的可调延迟元件将从设备延迟设置为预定最大值；
将来自主设备的数据分组发送到该从设备；
改变在所述某一窗口内的“等待状态”中的该主设备的状态，其中该主设备正在等待来自该从设备的响应分组；
该主设备检查是否已从该从设备接收了有效响应分组；
如果先前检查步骤揭示了该主设备没有从该从设备接收有效的响应分组，则将从设备延迟减少某一预定量，并由该主设备向该从设备发送另一数据分组；
否则，如果先前检查步骤揭示了该主设备已从该从设备接收了有效的响应分组，则存储该从设备延迟的当前值，并使该主设备延迟减少所存储的该从设备延迟的当前值；
将从设备延迟设置为零。
14.根据权利要求13的方法，用在具有至少两个从设备的环境中，包括步骤：
对于所述至少两个从设备的全部连续执行权利要求11的步骤，并对于所述至少两个从设备的每一个而存储得到的主设备延迟值；
将主设备延迟设置为所有存储的主设备延迟值中的最大值；
一方面，由前一步骤中设置的主设备延迟的最大值的差值来调整所有从设备延迟，另一方面，调整对于该至少两个从设备的每一个而存储的各主设备延迟值。
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