SE503290C2 - Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) - Google Patents
Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC)Info
- Publication number
- SE503290C2 SE503290C2 SE9501176A SE9501176A SE503290C2 SE 503290 C2 SE503290 C2 SE 503290C2 SE 9501176 A SE9501176 A SE 9501176A SE 9501176 A SE9501176 A SE 9501176A SE 503290 C2 SE503290 C2 SE 503290C2
- Authority
- SE
- Sweden
- Prior art keywords
- clock signal
- integrated circuit
- edge
- switch
- signal
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 5
- 238000003860 storage Methods 0.000 claims abstract description 33
- 230000001960 triggered effect Effects 0.000 claims abstract description 10
- 102100022094 Acid-sensing ion channel 2 Human genes 0.000 claims description 13
- 101710099902 Acid-sensing ion channel 2 Proteins 0.000 claims description 13
- 102100022097 Acid-sensing ion channel 3 Human genes 0.000 claims description 12
- 101710099898 Acid-sensing ion channel 3 Proteins 0.000 claims description 12
- 102100021624 Acid-sensing ion channel 1 Human genes 0.000 description 12
- 101710099904 Acid-sensing ion channel 1 Proteins 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 3
- 101100163897 Caenorhabditis elegans asic-2 gene Proteins 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Description
15 20 25 30 35 503 290 2 met, vilket medför problem då data utväxlas mellan dessa.
Genom US, A, 5 317 601 är förut känt en teknik för att tillhandahålla synkroniserade klocksignaler vid olika frekvenser till ett antal olika delar av en integrerad krets. Ett antal synkroniserade klocksignaler genereras och distribueras till de olika delarna av kretsen. För att möjliggöra en bättre kontroll av klockskevning mellan dessa synkroniserade klocksignaler genereras även en synkronise- ringssignal, vilken utnyttjas som referens för klocksigna-i len. Denna synkroniseringssignal distribueras till de olika delarna av den integrerade kretsen. En vid varje del av den integrerade kretsen inrättad synkroniseringskrets mottager klocksignalerna och synkroniseringssignalen.
Synkroniseringskretsen utgörs väsentligen av en mul- tiplexer, vilken genomkopplar klocksignalen till avsedd del av den integrerade kretsen under styrning av synkronise- ringssignalen. Varje synkroniseringskrets synkroniserar alltså respektive klocksignal i enlighet med synkronise- ringssignalen.
Den kända synkroniseringskretsen löser alltså problemet med att minska skevning mellan synkroniseringssignaler till _olika delar av en integrerad krets. Lösningen kan emeller- tid vara otillräcklig vid utväxling av data mellan dessa delar.
REDOGÖRELSE FÖR UPPFINNINGEN Ändamålet med föreliggande uppfinning är att lösa problemet med att åstadkomma en förbättrad synkronisering mellan in- bördes kommunicerande integrerade kretsar.
Detta ändamål löses för respektive integrerad krets medelst en anordning och ett förfarande, varigenom en verkställande klockflank i en allmän klocksignal till en flanktriggad, 10 15 20 25 30 35 503 290 3 integrerad krets kan bestämmas. Den integrerade kretsen är inrättad att kommunicera med åtminstone ytterligare en integrerad krets. Var och en av de kretsar, som är inrätta- de att kommunicerar med varandra, mottager den allmänna klocksignalen. De olika integrerade kretsarna är även in- rättade att mottaga frekvensinformation i form av en till respektive krets anpassad klocksignal, vilken utnyttjas för att i respektive integrerad krets fastställa verkställande klockflank i den allmänna klocksignalen.
Den uppfinningsenliga anordningen innefattar en omkopplare och ett flanktriggat lagringsorgan. Omkopplaren är inrättad att mottaga en till den integrerade kretsen anpassad klock- signal, vilken har lägre frekvens än den allmänna klocksig- nalen. Lagringsorganet är i sin tur inrättat att mottaga en utsignal frán omkopplaren, vilken kan växla mellan ett första och ett andra tillstånd i beroende av den till den integrerade kretsen anpassade klocksignalen. Vid omkoppla- rens första tillstànd genomkopplas en insignal från en andra integrerad krets med vilken den integrerade kretsen kommunicerar. Vid omkopplarens andra tillstànd áterkopplas en utsignal från lagringsorganet genom omkopplaren och åter till samma lagringsorgan.
FIGURBESKRIVNING Figur 1 visar tre applikationsspecifika integrerade kret- sar med skilda klocksignaler.
Figur 2 visar tre applikationsspecifika integrerade kret- sar, vilka mottar en allmän klocksignal.
Figur 3 visar några exempel på klocksignaler Figur 4 visar den uppfinningsenliga anordningen.
FÖREDRAGEN UTFÖRINGSFORM Uppfinningen kommer i det följande att förklaras närmare med hänvisning till figurerna och i synnerhet till figur 2 och figur 4, varvid figur 2 visar ett digitalt system, vid 10 15 20 25 30 35 503 290 4 vilket en allmän klocksignal CLK inkopplas till ett flertal applikationsspecifika integrerade kretsar ASICl,ASIC2,ASIC3 och figur 4 visar en anordning, med vilken verkställande flank i den allmänna klocksignalen CLK kan bestämmas för respektive integrerad krets.
I figur 1 visas ett system i enlighet med teknikens stånd- punkt. Systemet innefattar medel 1 för att generera en all- män klockfrekvens. De till respektive krets anpassade klockfrekvenserna ®1,@2,03 kan, såsom visas i. figuren,' genereras ur den allmänna klocksignalen CLK medelst en frekvensdelare 2. Var en av de i figuren visade applika- tionsspecifika integrerade kretsarna .ASICl,ASIC2, ASIC3 mottar den till respektive krets anpassade klocksignalen 01,02,03. Den visade lösningen medför emellertid problem, då ett behov finns av datautväxling mellan de integrerade kretsarna.ASICl,ASIC2,ASIC3. Genom exempelvis fördröjningar i frekvensdelaren 2 kan skillnader i synkroniseringen upp- stå mellan klocksignalerna 01,02,03 i respektive integrera- de kretsarna, dvs problem med klockskevning erhålls vid utväxling av data mellan kretsarna.
Den uppfinningsenliga anordningen är avsedd för en klock- distribution enligt figur 2. En allmän klocksignal CLK genereras och överförs till en frekvensdelare 2. 'Denna genererar tre nya klocksignaler 01,02,®3 ur den allmänna klocksignalen CLK. Dessa tre nya klocksignaler är anpassade till behoven i respektive applikationsspecifik integrerad krets ASIC1,ASIC2,ASIC3. Var och en av de applikations- specifika integrerade kretsarna får emellertid även mottaga den allmänna klocksignalen CLK, vilken överförs med minimal relativ fördröjning till var och en av de integrerade kretsarna. Varje integrerad krets ASICi,ASIC2,ASIC3 mottar således två skilda klocksignaler med olika frekvens. De integrerade kretsarna år inrättade att kommunicera med var- andra, vilket i figuren illustreras genom anslutning från 10 15 20 25 30 35 503 290 5 var och en av kretsarna till en gemensam databuss 3.
I figur 3 visas exempel på en allmän klocksignal CLK, en första klocksignal G1, som är anpassad till en första integrerad krets ASICl samt en andra klocksignal d>2, som är anpassad till en andra integrerad krets ASIC2. Den första och den andra klocksignalen @1,@2 är genererade ur den allmänna klocksignalen CLK. Figuren visar förhållandet på ingången till den första integrerade kretsen ASIC1 och på ingången till den andra integrerade kretsen ASIC2. Såsom' tydligt framgår av figuren, har en viss fördröjning upp- stått i den första klocksignalen 01 och i den andra klock- signalen oz i förhållande till den allmänna klocksignalen CLK. Såväl den första som den andra klocksignalen är alltså fasförskjuten i förhållande till den allmänna klocksignalen CLK. En viss fördröjning har även uppstått mellan den första klocksignalen 01 och den andra klocksignalen ø2, även om denna fördröjning är betydligt mindre i det visade fallet. Trots att fördröjningen âr relativt liten, kan emellertid denna klockskevning medföra problem då den första och den andra integrerade kretsen kommunicerar med varandra. Det är därför intressant att försöka minska klockskevningen mellan klocksignalerna 01,®2 i dessa två kretsar i samband med varje utväxling av data.
-I figur 4 visas den uppfinningsenliga anordningen. Denna gör det nñjligt, att anpassa synkroniseringen av varje applikationsspecifik integrerad krets ASIC1,ASIC2,ASIC3 till den gemensamma allmänna klocksignalen CLK. Varje inläsning av data i en första integrerad krets ASICl kommer därigenom ske :L synkronisering med den allmänna klock- signalen CLK, trots att kretsen styrs av en första klock- signal Ql, vilken har en första klockfrekvens.
En omkopplare 5 mottar den första klocksignalen 01 och påverkas genom denna att växla mellan ett första och ett 10 15 20 25 30 35 503 290 6 andra tillstànd. Denna växling sker vid varje flank i en klockpuls i den till kretsen anpassade första klocksignalen Ql, så att omkopplaren 5 befinner sig i det första till- ståndet under hela klockpulsen, dvs tidsperioden mellan en positiv flank och en på denna följande negativ flank i den första klocksignalen öl.
Under omkopplarens 5 första tillstànd sker inläsning av ny data på anordningens 4 ingång. Detta innebär, att en insig- nal IN till anordningen 5 opáverkad kopplas genom omkoppla- ren. Den i figuren visade insignalen IN motsvarar en signal fràn exempelvis den andra integrerade kretsen, vilken styrs av den andra klocksignalen 02.
Ett lagringsorgan 6 är inrättat att mellanlagra nämnda in- signal IN. Lagringsorganets 6 tillstàndsândringar styrs av den allmänna klocksignalen CLK, vilket medför att inmatning till och utmatning ur lagringsorganet 6 sker med högre frekvens än inmatningen till omkopplaren 5. Lagringsorganet 6 mottar omkopplarens 5 utsignal vid en första klockpuls och denna signal kan redan under samma klockpuls erhålls på utgången av lagringsorganet 6. Detta lagringsorgan är in- rättat att lagra den inlästa signalen till dess att ny inläsning sker vid nästa klockpuls. Mellanlagring sker alltså under en klockcykel i den allmänna klocksignalen CLK .
Under en mellanperiod innan en ny klockpuls erhålls i den första klocksignalen Q1, är det viktigt, att utsignalen UT från anordningen 4 till den första integrerade kretsen ASIC1 förblir konstant. Den integrerade kretsen ASIC1 triggar på känt sätt pá den positiva flanken av en klock- puls i den första klocksignalen 01 och anordningens utsig- nal UT ska därför inte förändras förrän en ny klockpuls erhålls i den första klocksignalen 01. För att möjliggöra utmatning av en oförändrad utsignal under flera klockcykler 10 15 20 25 30 35 503 290 7 i den allmänna klocksignalen, återkopplas utsignalen från lagringsorganet 6 till omkopplaren 5. Då omkopplaren 5 övergår till det andra tillståndet, genomkopplas den åter- kopplade utsignalen till lagringsorganet 6, vilken vid nästa klockpuls i den allmänna klocksignalen CLK genomkopp- lar samma signal till lagringsorganets utgång, vilken signal får utgöra utsignal från anordningen.
När en ny klockpuls erhålls i den första klocksignalen, återgår omkopplaren återigen till det första tillståndet' och en insignal till kretsen kan genommatas omkopplaren till lagringsorganet. Denna insignal kan därefter med ny synkronisering matas vidare till den integrerade kretsen från lagringsorganet.
För den i figur 2 visade andra integrerade kretsen ASIC 2 utgör frekvensen för den andra klocksignalen 02 precis en fjärdedel av frekvensen för den allmänna klocksignalen CLK.
Användning av den uppfinningsenliga anordningen 4 i den andra integrerade kretsen ASIC 2 medför då, att data från någon annan integrerad krets ASIC1,ASIC3 kan kopplas genom omkopplaren 5 under den första klockpulsen i den andra klocksignalen 02. Utsignalen UT från anordningen 4, dvs från lagringsorganet 6, motsvarar insignalen IN så snart som nästa positiva flank detekteras i den allmänna klock- signalen CLK. Genom denna klockpuls i den andra klock- signalen Q2 väljs alltså en verkställande klockflank i den allmänna klocksignalen CLK. Under den allmänna klocksigna- lens CLK nästföljande tre klockpulser kommer utsignalen från lagringsorganet 6 att återkopplas genom omkopplaren, vilket medför att utsignalen UT från anordningen 4 förblir oförändrad under dessa pulser. Utsignalen UT förblir alltså oförändrad under totalt fyra klockpulser från den allmänna klocksignalen CLK. Ny insignal IN inläses till omkopplaren 5 då en klockpuls på nytt erhålls från den andra klocksig- nalen Q2. Denna nya insignal IN behandlas enligt ovan. 10 503 290 8 Den i figur 4 visade, uppfinningsenliga anordningen är inrättad att ansluta till en ingång på var och en av de integrerade kretsar ASIC1,ASIC2,ASIC3, som är inrättade att kommunicera med varandra. Genom den uppfinningsenliga anordningen 4 erhålls en synkronisering av en till kretsen anpassad klocksignal till en allmän klocksignal CLK, vilken är gemensam för alla de kommunicerande integrerade kretsar- na ASIC1,ASIC2,ASIC3. Utsignalen UT fràn den uppfinnings- enliga anordningen 4 får utgöra insignal till motsvarande integrerad krets.
Claims (4)
1. Anordning för att bestämma en första verkställande klockflank i en allmän klocksignal (CLK) med en frekvens till en första flanktriggad, integrerad krets (ASIC1), vilken är inrättad att kommunicera med åtminstone en andra flanktriggad, integrerad krets (ASIC2;ASIC3) med en andra verkställande klockflank i den allmänna klocksignalen (CLK), kännetecknad av, - att en omkopplare (5) är inrättad att mottaga frekvens-' information i form av en till den första integrerade kretsen (ASIC1) anpassad första klocksignal (01) med lägre frekvens än frekvensen för den allmänna klocksignalen (CLK); - att ett av den allmänna klocksignalen (CLK) flanktriggat lagringsorgan (6) är inrättat att mottaga en utsignal fràn omkopplaren (5) och att tillhandahålla en utsignal (UT) från anordningen (4); samt - att omkopplaren (5) är inrättad att växla mellan ett första tillstànd och ett andra tillstànd i beroende av den första klocksignalen (01), vid vilket första tillstànd en insignal (IN) från nämnda andra integrerade krets (ASIC2; ASIC3) genomkopplas till lagringsorganet (6) och vid vilket andra tillstànd en utsignal frán lagringsorganet (6) äter- kopplas till samma lagringsorgan (6).
2. Anordning enligt patentkrav 1, kännetecknad av, att lagringsorganet (6) är inrättat att trigga pä en positiv flank av en klockpuls i den allmänna klocksignalens (CLK).
3. Anordning enligt patentkrav 1 eller 2, kännetecknad av, att omkopplaren (5) är inrättad att växla tillstànd vid såväl positiv som negativ flank på en klockpuls i den första klocksignalen (01).
4. Förfarande för att bestämma en första verkställande 10 15 20 25 503 290 10 med en frekvens (ASIC1), klockflank i en allmän klocksignal (CLK) till en första flanktriggad, integrerad krets varvid en insignal (IN) flanktriggad, integrerad krets (ASIC2;ASIC3) med åtminstone mottas från åtminstone en andra en andra verkställande klockflank i den allmänna klock- signalen (CLK), kännetecknat av, - att frekvensinformation i form av en till den första (ASIC1) anpassad första klocksignal med lägre frekvens än frekvensen för den allmänna integrerade kretsen (01) klocksignalen (CLK) mottas i en omkopplare (5); - att nämnda insignal (IN) mottas i omkopplaren (5); - att en utsignal fràn omkopplaren (5) mottas i ett av den allmänna klocksignalen flanktriggat lagringsorgan (6); - att omkopplaren (5) påverkas att växla mellan ett första och ett andra tillstànd i beroende av den första klock- signalen (®1); - att insignalen genomkopplas omkopplaren (5) vid det första tillståndet; - att en utsignal från lagringsorganet (6) âterkopplas genom omkopplaren (5) till samma lagringsorgan (5) vid det andra tillståndet, samt - att utsignalen fràn_ lagringsorganet (6) får utgöra utsignal (UT) fràn anordningen (4).
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9501176A SE503290C2 (sv) | 1995-03-31 | 1995-03-31 | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
| AU52925/96A AU5292596A (en) | 1995-03-31 | 1996-03-27 | Arrangement and method at an integrated circuit |
| JP8529266A JPH11502960A (ja) | 1995-03-31 | 1996-03-27 | 集積回路における装置と方法 |
| EP96909428A EP0817993B1 (en) | 1995-03-31 | 1996-03-27 | Arrangement and method at an integrated circuit |
| US08/930,266 US5969550A (en) | 1995-03-31 | 1996-03-27 | Method and apparatus for mutual synchronization of ASIC devices |
| DE69623454T DE69623454T2 (de) | 1995-03-31 | 1996-03-27 | Anordnung und einrichtung für eine integrierte schaltung |
| CA002216366A CA2216366A1 (en) | 1995-03-31 | 1996-03-27 | Arrangement and method at an integrated circuit |
| PCT/SE1996/000392 WO1996030820A1 (en) | 1995-03-31 | 1996-03-27 | Arrangement and method at an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9501176A SE503290C2 (sv) | 1995-03-31 | 1995-03-31 | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| SE9501176D0 SE9501176D0 (sv) | 1995-03-31 |
| SE9501176L SE9501176L (sv) | 1996-05-13 |
| SE503290C2 true SE503290C2 (sv) | 1996-05-13 |
Family
ID=20397776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE9501176A SE503290C2 (sv) | 1995-03-31 | 1995-03-31 | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5969550A (sv) |
| EP (1) | EP0817993B1 (sv) |
| JP (1) | JPH11502960A (sv) |
| AU (1) | AU5292596A (sv) |
| CA (1) | CA2216366A1 (sv) |
| DE (1) | DE69623454T2 (sv) |
| SE (1) | SE503290C2 (sv) |
| WO (1) | WO1996030820A1 (sv) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10148134B4 (de) * | 2001-09-28 | 2007-04-19 | Infineon Technologies Ag | Verfahren zur Busansteuerung |
| EP1480326A4 (en) * | 2002-02-25 | 2016-10-12 | Daikin Ind Ltd | MOTOR CONTROL METHOD AND ITS DEVICE |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0216113B1 (de) * | 1985-08-19 | 1990-10-31 | Siemens Aktiengesellschaft | Synchronisierungseinrichtung |
| JPH0611132B2 (ja) * | 1986-12-24 | 1994-02-09 | 株式会社東芝 | 同期回路 |
| US4772937A (en) * | 1987-03-31 | 1988-09-20 | Rca Licensing Corporation | Skew signal generating apparatus for digital TV |
| US4864399A (en) * | 1987-03-31 | 1989-09-05 | Rca Licensing Corporation | Television receiver having skew corrected clock |
| JP2845438B2 (ja) * | 1987-10-19 | 1999-01-13 | 株式会社東芝 | 高速ディジタルｉｃ |
| US4928290A (en) * | 1988-11-07 | 1990-05-22 | Ncr Corporation | Circuit for stable synchronization of asynchronous data |
| EP0375794A1 (en) * | 1988-12-24 | 1990-07-04 | International Business Machines Corporation | Method of synchronizing signals which are generated on different chips having on-chip clocking systems with different speed |
| US4983924A (en) * | 1989-06-16 | 1991-01-08 | Hewlett-Packard Company | Method and apparatus for synchronized sweeping of multiple instruments |
| US5367207A (en) * | 1990-12-04 | 1994-11-22 | Xilinx, Inc. | Structure and method for programming antifuses in an integrated circuit array |
| US5120989A (en) * | 1991-02-04 | 1992-06-09 | The United States Of America As Represented By The Secretary Of The Army | Simplified clock distribution in electronic systems |
| US5124571A (en) * | 1991-03-29 | 1992-06-23 | International Business Machines Corporation | Data processing system having four phase clocks generated separately on each processor chip |
| JPH04336308A (ja) * | 1991-05-13 | 1992-11-24 | Nec Corp | マイクロコンピュータ |
| US5416918A (en) * | 1991-07-10 | 1995-05-16 | Hewlett-Packard Company | Low skew system for interfacing asics by routing internal clock off-chip to external delay element then feeding back to on-chip drivers |
| US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
| US5317601A (en) * | 1992-08-21 | 1994-05-31 | Silicon Graphics | Clock distribution system for an integrated circuit device |
| EP0683448B1 (en) * | 1994-05-10 | 2002-01-09 | Intel Corporation | Method and apparatus for synchronous data transmission between digital devices operating at frequencies having a P/Q integer ratio |
| US5638015A (en) * | 1995-06-21 | 1997-06-10 | Unisys Corporation | Avoiding instability |
| US5555213A (en) * | 1995-06-29 | 1996-09-10 | Rockwell International Corporation | Interface circuit, system and method for interfacing an electronic device and a synchronous state machine having different clock speeds |
-
1995
- 1995-03-31 SE SE9501176A patent/SE503290C2/sv not_active IP Right Cessation
-
1996
- 1996-03-27 DE DE69623454T patent/DE69623454T2/de not_active Expired - Lifetime
- 1996-03-27 WO PCT/SE1996/000392 patent/WO1996030820A1/en active IP Right Grant
- 1996-03-27 US US08/930,266 patent/US5969550A/en not_active Expired - Lifetime
- 1996-03-27 AU AU52925/96A patent/AU5292596A/en not_active Abandoned
- 1996-03-27 CA CA002216366A patent/CA2216366A1/en not_active Abandoned
- 1996-03-27 JP JP8529266A patent/JPH11502960A/ja active Pending
- 1996-03-27 EP EP96909428A patent/EP0817993B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69623454D1 (de) | 2002-10-10 |
| AU5292596A (en) | 1996-10-16 |
| CA2216366A1 (en) | 1996-10-03 |
| SE9501176L (sv) | 1996-05-13 |
| SE9501176D0 (sv) | 1995-03-31 |
| EP0817993A1 (en) | 1998-01-14 |
| DE69623454T2 (de) | 2003-07-10 |
| JPH11502960A (ja) | 1999-03-09 |
| WO1996030820A1 (en) | 1996-10-03 |
| EP0817993B1 (en) | 2002-09-04 |
| US5969550A (en) | 1999-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101256543B (zh) | 总线系统及其操作方法 | |
| EP0868697B1 (en) | Interface for transferring data between two clock domains | |
| US4740891A (en) | Asynchronous state machine | |
| US5517638A (en) | Dynamic clock switching circuitry and method | |
| KR880009520A (ko) | 디지탈 데이타 메모리 시스템 | |
| EP0379772A2 (en) | Programmable data transfer timing | |
| KR20040007715A (ko) | 제 1 클록 펄스로 작동되는 시스템으로부터 제 2 클록펄스로 작동되는 시스템으로 데이터를 전송하기 위한 방법및 회로 | |
| KR100200507B1 (ko) | 클럭신호를 위한 동기멀티플렉서 | |
| US6816979B1 (en) | Configurable fast clock detection logic with programmable resolution | |
| SE503290C2 (sv) | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) | |
| US4644568A (en) | Timing signal distribution arrangement | |
| EP4024157A1 (en) | Clock distribution and alignment using a common trace | |
| US5377181A (en) | Signal switching system | |
| US4053708A (en) | Asynchronous sample pulse generator | |
| US4901315A (en) | Integrated data and timing circuitry for automatic circuit tester | |
| RU2785272C1 (ru) | Асинхронное входное устройство | |
| JP2545986B2 (ja) | 論理パス多重化方式 | |
| SU1689953A1 (ru) | Устройство дл резервировани генератора | |
| RU1807488C (ru) | Устройство дл мажоритарного выбора сигналов | |
| SU1485223A1 (ru) | Многоканальное устройство для ввода' информации | |
| KR100197432B1 (ko) | 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치 | |
| SU1765812A1 (ru) | Устройство дл синхронизации вычислительной системы | |
| KR100237389B1 (ko) | 근원지 동기 전송 방식을 사용하는 독립 동기 방식 시스템의 상호 연결망 | |
| JP2004029947A (ja) | クロック生成装置及びオーディオデータ処理装置 | |
| SU1072035A1 (ru) | Устройство дл обмена информацией |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NUG | Patent has lapsed |