CN101248362A - 用于测试和分析集成电路的装置、系统和方法 - Google Patents
用于测试和分析集成电路的装置、系统和方法 Download PDFInfo
- Publication number
- CN101248362A CN101248362A CNA2006800186413A CN200680018641A CN101248362A CN 101248362 A CN101248362 A CN 101248362A CN A2006800186413 A CNA2006800186413 A CN A2006800186413A CN 200680018641 A CN200680018641 A CN 200680018641A CN 101248362 A CN101248362 A CN 101248362A
- Authority
- CN
- China
- Prior art keywords
- described device
- contact
- symmetry
- groups
- imaginary plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
- G01R31/2889—Interfaces, e.g. between probe and tester
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
- G01R31/2887—Features relating to contacting the IC under test, e.g. probe heads; chucks involving moving the probe head or the IC under test; docking stations
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明涉及在第一面和第二面上测试和分析集成电路(1)的半导体装置。该半导体装置(1)具有第一表面(A1)和第二表面(A2),两个表面都有触点组(P3a、P3b、P3a’、P3b’)。所述触点组对称地位于相对于第一假想对称平面(S1)和第二假想对称平面(S2)的位置上。半导体装置(1)具有至少第一使用位置和第二使用位置,从而通过围绕假想轴(M)将第一使用位置中的半导体装置(1)旋转180°而获得第二使用位置。该轴(M)由第一假想对称平面(S1)和第二假想对称平面(S2)的交叉线确定。这样获得的半导体装置提供了用于在两面上测试和分析集成电路的灵活且一般的解决方案。
Description
技术领域
本发明涉及用于在装置的第一面和第二面上测试和分析集成电路的装置。
本发明也涉及用于在装置的第一面和第二面上测试和分析集成电路的系统,其中所述系统包括这种装置。
本发明进一步涉及用于在第一面和第二面上测试和分析集成电路的方法,其中使用根据本发明的装置。
背景技术
从美国专利6,127,833已知这种类型的装置。该文献描述了包括绝缘基板的半导体测试载体,该绝缘基板具有顶表面、底表面和周边;矩形腔居中地位于顶表面上并延伸穿过而到达底表面。在腔的周边,在顶表面上形成导电接地迹线,与接地迹线的每个拐角相邻地形成导电拐角电力迹线,规则图案的导电线键合焊盘包围拐角电力迹线。在包围电力迹线的四个侧边的每一个侧边上按照线性阵列形成线键合焊盘。第一中间球焊盘阵列(interstitial ball pad array)包围导电线键合焊盘,并通过导电通路与底表面连接,与底表面上的第二中间球焊盘阵列连通。将玻璃板附加到绝缘基板的底侧上以在矩形腔中形成底部支撑表面。将半导体装置放置在腔中,并且其背侧粘附连接到玻璃板上。采用冶金键合的导电线,将器件合适的输入/输出端子连接到基板顶表面上的合适的线键合焊盘和迹线上。采用密封聚合物密封线的露出端部。
已知装置的问题是它仅适合于测试和分析集成电路原型。所形成的装置是不适合于用于产品的一次性集成电路封装。因此,一旦如此封装,集成电路就不再能被用于产品,意味着在已经测试和分析之后,可以丢弃这些集成电路。
发明内容
本发明的目的是提供一种在开头段落中限定的那种类型的装置,通过该装置可以在前面和背面上按照其常规的封装进行分析和测试。
根据本发明,该目的借助于一种具有第一面和第二面的装置来实现,该装置具有垂直于装置的第一面的第一假想对称平面,该装置还包括信号导体组,并且在装置的两面上均包括信号触点组,在装置的第二面上的信号触点组位于相对于装置的第一面上的信号触点组的镜像位置处,并且装置两面上的信号触点组相对于第一假想对称平面对称设置。
由于所述措施,已经可能安装传统封装的集成电路。该装置在信号触点位置方面的对称性以及从该装置的两面可接近性(accessibility)进一步使得可能将该装置安装在测试系统的两个使用位置中。关于此点,当将装置安装在第二使用位置时,发现信号触点位于与第一使用位置的信号触点的位置相匹配的位置上。因而,在一个使用位置,可以测试和分析集成电路的第一侧,并且在另一个使用位置,可以测试和分析集成电路的第二侧。因此,不需要制作测试封装以便测试和分析集成电路。
根据本发明的该装置的附加优点是它也适合于测试和分析由于其中有问题而被客户退回的集成电路。
进一步地,应当观察到,本发明具有通用的布局,使得可能进行在集成电路的第一面(例如在前面)、在第二面(例如在背面)、或在两个面上要求接近的宽范围的测试和分析。在下文中将给出可能的测试和分析的非限制性总结:
—使用ATE(自动测试设备,例如Agilent 93000系统)的功能测试和调试测试;
—使用显微镜的光学成像;
—基于激光的分析技术,如:
—LVP(激光电压探针);
—SDL(软缺陷定位);
—RIL(电阻互连定位);
—DLS(动态激光扫描);
—基于光发射的分析技术,如:
—SPE(静态光子发射);
—时间分辨发射测量(例如借助于EMI显示镜(EMI scope));
—PICA(皮秒成像电路分析);
—电子束探针;
—等等。
在根据本发明的该装置的改进实施例中,该装置的特征在于它具有电源触点组,该装置第二面上的电源触点组位于相对于该装置的第一面上的电源触点组的镜像位置处,并且该装置两个面上的电源触点组也是相对于第一假想对称平面对称设置。该实施例的优点是更适合于将集成电路安装在装置的两个面上。关于此点,当按照第二使用位置安装装置时,也发现电源触点位于与第一使用位置中的电源触点相匹配的位置处。
根据本发明的该装置优选地特征在于:该装置具有接地触点组,该装置第二面上的接地触点组位于相对于该装置第一面上的接地触点组的镜像位置处,并且在该装置的两个面上的接地触点组也相对于第一假想对称平面对称设置。该实施例的优点是对于在第二使用位置连接触点而言,不再需要附加的措施,因为现在所有的触点都位于对称的位置处。
在根据本发明的装置的所述实施例的第一变体中,该装置的特征在于:该装置第二面上的信号触点组的位置与该装置第一面上的信号触点组的位置相对于第二假想对称平面彼此成镜像,该第二假想对称平面位于该装置的中间并与该装置的第一面平行延伸。在该第一变体中,第一使用位置和第二使用位置中的触点位置一致。在信号触点的位置将总是可以发现信号触点;在电源触点的初始位置总是可以发现电源触点,在接地触点的初始位置总是可以发现接地触点。因此该变体的重大优点是在第一使用位置和第二使用位置,从例如集成电路测试仪到该装置的触点的所有连接都可以保持不变。
在根据本发明的该装置的所述实施例的第二变体中,该装置的特征在于:该装置第二面上的信号触点组的位置和该装置第一面上的信号触点组的位置相对于假想轴彼此成镜像,该假想轴由第一假想对称平面和位于该装置的中间、并且与该装置的第一面平行延伸的假想平面的交叉线限定。由于该措施,该装置具有在两个使用位置中有恰好相同的每个触点位置的特点。这是为何该变体除了第一变体的优点之外还有第二个重大优点。对该装置提供的所有激励(stimuli)可以继续提供给相同的触点。在第一变体中,必须通过交换不同通道上的激励软件交换激励。该附加措施在第二变体中已经完全是多余的了。因而,在第二使用位置根本不需要任何改变。
如果信号触点组中一个信号触点的四个最接近的触点中的至少之一是电源触点,那么将获得对前述实施例的进一步改进。如果信号触点组中一个信号触点的四个最接近的触点中的至少之一是接地触点,那么按照模拟的方式将获得对这些相同实施例的改进。两种所述测量使得如果需要,可以将每一个信号触点经由直接的电连接耦合到地电位或电源电位。该措施也称为硬布线。
在对所述实施例的进一步改进中,属于第一信号触点组中一个信号触点和第二信号触点中的一个信号触点的信号导体被电连接到另一个信号导体,该另一个信号导体被电连接到位于该装置一面上的又一个信号触点,所述又一个信号触点的四个最接近的触点中的至少之一是电源触点或接地触点。该实施例的优点在于:在信号触点和电源触点或接地触点之间提供直接的硬布线,可以转移到该装置有更多空间的区域。因为,可能发生没有物理空间用于电连接的情形。在其它情形下,这种直接电连接可以采用相对于该装置安装的两个使用位置的方式。在两种情形下,本文限定的本发明的实施例提供了解决方案。
本发明也涉及用于在第一面和第二面上测试和分析集成电路的系统,特征在于:该系统形成了通用部分和一些种类的集成电路的专用部分,所述专用部分包括如前述权利要求之一所述的装置。该系统的优点在于适合于在第一面和第二面上测试和分析集成电路,同时仅一个专用部分是必需的。
对上述实施例的一个延伸特征在于:该系统包括具有用于在集成电路的第一侧上接收集成电路的电触点的连接装置,所述连接装置被安装在装置的第一面上,并且连接装置的电触点与装置上的触点电互连。这在以下方面是优点:可以选择与待测试和分析的集成电路相匹配的连接装置。该措施可以使得该装置适合于特定的集成电路。关于此点,集成电路可能在其触点数量和触点位置方面不同。此外,集成电路的封装取决于应用。
根据本发明的系统优选地特征在于:该系统具有延伸穿过所述装置和所述连接装置二者的孔隙,用于使得可从所述装置的第二面接近集成电路的第一侧。两面接近对于各种测试和分析是首要的。
本发明还涉及用于在第一面和第二面上测试和分析集成电路的方法。该方法利用根据本发明的装置并包括以下步骤:
—将集成电路安装在装置上;
—按照第一使用位置安装装置;
—对集成电路执行第一测试或分析;
—按照第二使用位置安装装置;
—对集成电路执行第二测试或分析;
通过围绕由第一假想对称平面和位于该装置的中间、并且与该装置的第一面平行延伸的另一假想平面的交叉线限定的假想镜像轴,从第一使用位置将该装置旋转180°,获得该装置的第二使用位置。
根据本发明的方法提供了用于在两面上测试和分析集成电路的灵活且通用的解决方案。这要求仅一个专用部分,导致不仅更简单、而且更成本有效的方法。此外,该方法具有如下的附加优点:由于其通用结构,它与用于测量集成电路的现有方法相比设计更快。
该方法优选地特征在于该装置在第一使用位置和第二使用位置中安装在通用部分上。使用通用部分的优点在于:它们在市场上被合理地标准化,结果可以按照简单的方式连接到测试仪。
附图说明
将参照附图进一步解释根据本发明的装置、系统和方法的这些和其它方面,其中:
图1a是说明根据本发明的装置的原理的示意性平面图;图1b示出了从方向D1看时图1a的装置的示意性侧视图;
图2a示出了从方向D1看时图1a的装置的第一实施例的示意性侧视图;
图2b示出了从方向D1看时图1a的装置的第二实施例的示意性侧视图;
图3a和3b示出了本发明的装置实施例的详细实例;
图4a示出了根据本发明的装置实施例的第一面的照片;
图4b示出了根据本发明的装置实施例的第二面的照片;
图5a示出了根据本发明的系统的平面图照片,该系统按照第一使用位置安装在通用部分上;
图5b示出了根据本发明的系统的侧视图照片,该系统按照第一使用位置安装在通用部分上;
图6a示出了根据本发明的系统的平面图照片,该系统按照第二使用位置安装在通用部分上;
图6b示出了根据本发明的系统的侧视图照片,该系统按照第二使用位置安装在通用部分上;
图7a示出了根据本发明的系统的照片,该系统按照第一使用位置安装在替代的通用部分上;以及
图7b示出了根据本发明的系统的照片,该系统按照第二使用位置安装在替代的通用部分上。
具体实施方式
在图1a和图1b中,参照根据本发明的装置的平面图的示意性表示解释本发明的基本原理。装置1包括载体5,在其两面A1、A2上设置触点P1a、P1b、P2、P1a’、P1b’、P2’。载体5例如可以是印刷电路板(PCB)。在该实例中,载体5具有圆形的形状(并非必要),具有8英寸的直径和约3mmm的厚度。
触点的含义应当理解为或者经由或者不经由某些接口可以连接测试系统(未示出)的端子。测试系统也可以包括例如Agilent 93000的测试仪。这些触点可以是空洞或从表面突出的突出物,或者二者的组合。触点P1a、P1b、P2、P1a’、P1b’、P2’可以是信号触点,也可以例如是电源触点或接地触点。在本说明书的详细实例中,载体5总是具有圆形的形状,但这不是必需的。另一方面,对于载体5真正重要的是具有有关触点P1a、P1b、P2、P1a’、P1b’、P2’的位置的第一假想对称平面(在图1a和图1b中,该平面由虚线S1限定)。载体5的形状不需要相对于对称平面S1对称,只要该装置5可以经由触点P1a、P1b、P2、P1a’、P1b’、P2’安装在两个使用位置上就行。触点P1a和P1b相对于对称平面S1等距d1。触点P2具有位于对称平面S1中的特定性质,因此与其镜像相等。至少用于在装置1的第一面A1上测试和分析的触点P1a、P1b、P2也优选地具有在装置1的第二面A2上的相关触点P1a’、P1b’、P2,触点P1a、P1b、P2经由信号导体C1a、C1b、C2与触点P1a’、P1b’、P2连接。装置1第二面A2上的触点P1a’、P1b’、P2’的位置应当位于相对于装置1第一面A1上的触点P1a、P1b、P2的镜像位置上。在图1b的该实例中,所述触点相对于第二假想对称平面S2在两面上成镜像,第二假想对称平面S2在载体中部与两个面A1、A2平行延伸。正如随后从说明书中将清楚的那样,也有其它的选项。图1b示出了从方向D1看时的装置1。装置1具有两个使用位置,装置1的第二使用位置可以通过将其相对于假想轴M将第一使用位置旋转180°而获得。本说明书随后将更详细地进行讨论。在该实例中,触点P1b’然后将停止在触点P1a的初始位置,而触点P1b’停止在触点P1b的初始位置。显然,两个触点P1a和P1b为相同类型是必需的,例如为信号触点,使得例如仅触点P1a和P1b上的信号需要交换以进行测试或分析。可以观察到至装置1的连接可保持不变。如果使用测试仪,则适配只是软件的适配(因此是最小的适配)。如果两个触点P1a和P1b例如是电源触点或接地触点,则为了进行测试或分析不需要做任何事。
应当进一步观察到,该装置也可包括相对于第一假想对称平面S1未对称设置的触点组。触点组也可存在于装置1的第一面A1,而没有对应触点组位于装置1的第二面A2。
此外,与本发明的想法一致的是:关于触点的位置,可以有不同的对称平面,例如图1中的平面S3。图1是对触点P1a和P1b的说明。触点P1a和P1b″对于对称平面S3是等距d2的,同样,触点P1b和P1b″对于对称平面S3是等距d2的。这种双对称的结果是该装置获得了更多使用位置(posu),这在某些情形下是有利的。
图2a和图2b更详细地说明根据本发明的发明的两个基本实施例。为了清楚起见,图2a和图2b没有示出将触点P3a、P4a、P5a、P3b、P4b、P5b连接到待测试和分析的集成电路的信号导体。
在图2a的第一基本实施例中,发现装置1的两个面A1、A2中任一个上的触点组位于相对于与表面A1和A2平行延伸的第二假想对称平面S2的镜像位置上。让我假定按第二使用位置安装装置1,通过相对于假想轴M将装置1旋转180°,获得装置1的第二使用位置,该轴M由第一假想对称平面S1和第二假想对称平面S2的交叉线限定,第二假想对称平面S2位于装置1的中间并与装置1的第一面A1平行延伸。然后,例如发现触点P3a、P4a、P5a、P5b、P4b、P3b为处于第二使用位置的触点P3a、P4a、P5a处的端子(未示出)与其它信号导体C3b、C4b、C5b物理连接。如果例如P3a的触点组及其相对于第一假想对称平面S1的镜像例如P3b为相同的类型,例如信号触点,则在装置第二使用位置中的测试阵列(未示出)中不需要对硬件作任何改变。至多需要交换在两个信号触点P3a,P3b上提供的信号。这可以在测试程序(软件)中,在测试仪上以简单的方式实现。
在图2b中的第二基本实施例中,发现触点组在相对于假想轴M的镜像位置处装置2的两个面A1、A2中的任一个面上。该实施例具有高度的优点,因为在第二使用位置中,第二使用位置中的触点P3a、P4a、P5a、P3b、P4b、P5b处的端子(未示出)与相同的信号导体C3a、C4a、C5a、C3b、C4b、C5b物理连接。因为在载体5中,信号导体与相对于轴M成镜像的导体连接,所以如此。这意味着在装置2的第二使用位置,不需要对测试阵列(未示出)在硬件和软件两方面作出任何改变。
在图2a的第一基本实施例中,将信号导体C3a、C4a、C5a、C3b、C4b、C5b示出为固体导体。自然地,这些导体也可能是空洞,使得连接触点(未示出)可以完全穿过装置1,或者导体和触点为一体,完全穿过装置面而延伸,然后可能形成突起物用作触点。最后,应当观察到,两个基本实施例的混合也是可能的。
图3给出了根据本发明的装置1的实施例的更详细的示意图,同样考虑了载体5上不同类型的触点(信号触点、电源触点和接地触点)的位置。在该实施例中,信号触点位于信号触点区40,该信号触点区相对于假想对称平面按照镜像的方式设置,在该实例中,在提供接地触点的接地触点区30处与装置相交。进而,在电源触点20中提供电源触点,该电源触点区也相对于假想对称平面按照镜像的方式设置。载体1还具有延伸穿过载体5的孔隙10。需要该孔隙10以使半导体器件(未示出)在面对装置1的面上可用于测试和分析。在孔隙10的周围可提供粘合剂(未示出),然后,在所述粘合剂上可容纳半导体器件。然后,半导体器件也应当在载体5的孔隙10的位置处具有孔隙。
图3b示出了装置1的信号触点区(sca)40的放大Z。在该实例中,区域4具有两个子区域R1和R2。在子区域R1中是希望用于连接测试系统(未示出)(的接口)的信号触点45。在内部,信号触点45经由信号导体(未示出)连接到装置1的另一面上的信号触点(未示出)。子区域R2容纳另外的信号触点45’,该另外的信号触点经由另外的信号导体连接到与信号触点45相关的信号导体。在载体5上接近该另外的信号触点45’的子区域R2中设置电源触点25’和接地触点35’。该措施使得可以将该另外的信号触点45’(以及因而初始的信号触点45)例如直接耦合到地电位或电源电位。这也被本领域的一般技术人员称为硬布线。在所讨论的实例中,与子区域R1相比,子区域R2没有更多的空间用于接地触点35’、电源触点25’,以及用于该另外的信号触点45’和接地触点35’和电源触点25’之间的直接连接。这使得该实施例有吸引力。此外,为了在子区域R1中在两侧上可接近信号触点45,有利的是实现位于子区域R1外部的子区域R2的直接连接。结果,信号触点45在该子区域R1中继续是更好的物理接近。
图4a和图4b分别示出了根据本发明的装置1的第一面和第二面。图4a示出了在孔隙10周围应用的连接装置50。该连接装置50也被专家称作是IC插座,并希望用于接收集成电路。在该实例中,连接装置50的厚度是7至12mm。图4a进一步示出了子区域R2中的直接硬布线60。电源触点25和接地触点35相对于假想对称平面对称设置,该假想对称平面垂直于该装置,并与穿过接地触点35的假想线相交。如果将集成电路设置在连接装置50上,采用传统的集成电路封装,通过去除封装的顶部可以容易地接近集成电路的上面。图4b示出了装置1的第二面。如果集成电路设置在连接装置50上,通过孔隙10可以接近集成电路的下面。这里,希望集成电路的上面被理解为设置晶体管和连接的面。在一些类型的封装中,集成电路被封装成该侧面直接朝着封装的外部连接(例如在球栅阵列类型的封装的倒装键合的情形下),而在其它情形下,集成电路取向为仅另一面(主要是衬底侧)朝着封装的外部连接(例如,采用对于传统的线键合类型的封装)。
图5a和图5b分别示出了根据本发明的装置1的平面图和正视图,该装置按照第一使用位置(pou)安装在通用器件部分100上。图6a和图5b分别示出了根据本发明的装置1的平面图和正视图,该装置按照第一使用位置安装在通用器件部分100上。该通用部分100然后可连接到测试仪(未示出)。在这些图中示出的通用部分100被设置用于直接连接到测试仪,也称作直接对接(docking)。在一些措施和分析中,该装置是优选的。
图7a和图7b示出了另一个阵列,即,其中分别处于第一和第二使用位置的装置1被安装在分析装置150的接口上。该接口150通过电缆175连接到通用部分200上,后者又可以连接到测试仪上。
本说明书中的所有附图仅示意性示出,而且未按比例。已经将这些附图用于阐明实施例和本发明相关的技术背景。图中的边界面事实上可能有与图中表示不同的形式。显然,本领域的技术人员将能够设计本发明的新实施例。然而,它们落入本申请的权利要求书的范围。
本说明书给出的实例的一个可能变体与所述类型的触点有关。除了电源触点和接地触点,也可有其它基本的模拟触点,例如用于提供集成电路上的电源电压或反偏置电压。术语信号触点也应当理解为表示含义是用于承载时钟信号、触发信号、握手信号等的触点。这些变体无论如何都没有损害本发明的构思,因此落入权利要求书的范围。
Claims (12)
1.一种用于测试和分析集成电路的装置(1),该装置具有第一面和第二面,第一假想对称平面(S1)与装置(1)的第一面垂直,所述装置(1)进一步包括信号导体组(Cla、C1b),并在装置(1)的两面(A1、A2)上包括信号触点组(P1a、P1b、P1a’、P1b’、45),所述装置(1)的第二面(A2)上的信号触点组(P1a’、P1b’)位于相对于所述装置(1)的第一面(A1)上的信号触点组(P1a、P1b)的镜像位置处,并且所述装置(1)的两面(A1、A2)上的信号触点组(P1 a、P1b、P1a’、P1b’、45)相对于第一假想对称平面(S1)对称设置。
2.按照权利要求1的装置(1),特征在于所述装置(1)具有电源触点组(25),所述装置(1)的第二面(A2)上的电源触点组(25)位于相对于装置(1)的第一面(A1)上的电源触点组(25)的镜像位置处,并且所述装置(1)的两面(A1、A2)上的电源触点组(25)也相对于第一假想对称平面对称设置。
3.按照权利要求1或2的装置(1),特征在于所述装置(1)具有接地触点组(35),所述装置(1)的第二面(A2)上的接地触点组(35)位于相对于所述装置(1)的第一面(A2)上的接地触点组(35)的镜像位置处,所述装置(1)的两面(A1、A2)上的接地触点组(35)还相对于第一假想对称平面(S1)对称设置。
4.按照前述权利要求之一的装置(1),特征在于所述装置(1)的第二面(A2)上的信号触点组(45)的位置和所述装置(1)的第一面(A1)上的信号触点组(45)的位置相对于位于所述装置(1)中间、并与所述装置(1)的第一面(A1)平行延伸的第二假想对称平面(S2)彼此成镜像。
5.按照权利要求1-3之一的装置(1),特征在于所述装置(1)的第二面(A2)上的信号触点组(45)的位置和所述装置(1)的第一面(A1)上的信号触点组(45)的位置相对于由第一假想对称平面(S1)和位于所述装置(1)的中间、并与所述装置(1)的第一面(A1)平行延伸的假想平面(S2)的交叉线限定的假想轴(M)彼此成镜像。
6.按照前述权利要求之一的装置(1),特征在于信号触点组(45)中一个信号触点的四个最接近触点中的至少之一是电源触点(25)。
7.按照前述权利要求之一的装置(1),特征在于信号触点组(45)中一个信号触点的四个最接近触点中的至少之一是接地触点(35)。
8.一种用于在第一面和第二面上测试和分析集成电路的系统,特征在于所述系统形成通用部分(100)和专用于一些种类的集成电路的专用部分(1),所述专用部分包括按照前述权利要求之一的装置(1)。
9.按照权利要求8的系统,特征在于该系统包括连接装置(50),该连接装置(50)具有用于在集成电路的第一面上接收集成电路的电触点,该连接装置(50)被安装在所述装置(1)的第一面(A1),并且该连接装置的电触点与所述装置(1)的触点电互连。
10.按照权利要求8的系统,特征在于所述系统包括穿过装置(1)和连接装置(50)二者延伸的孔隙(10),使得可从所述装置(1)的第二面(A2)接近集成电路的第一面。
11.一种用于测试和分析集成电路并使用按照权利要求1-6之一的装置(1)的方法,包括以下步骤:
在装置(1)上安装集成电路;
按照第一使用位置安装装置(1);
执行对集成电路的第一测试或分析;
按照第二使用位置安装装置(1);
执行对集成电路的第二测试或分析;
通过围绕假想轴(M)将所述装置(1)从第一使用位置旋转180°,获得所述装置(1)的第二使用位置,该假想轴(M)由第一假想对称平面(S1)和位于所述装置(1)的中间、并与所述装置(1)的第一面(A1)平行延伸的另一个假想平面(S2)的交叉线限定。
12.按照权利要求11的方法,特征在于处于第一使用位置和第二使用位置的装置(1)均被安装在通用部分(100)上。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP05104556.5 | 2005-05-27 | ||
EP05104556 | 2005-05-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101248362A true CN101248362A (zh) | 2008-08-20 |
Family
ID=37052852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006800186413A Pending CN101248362A (zh) | 2005-05-27 | 2006-05-12 | 用于测试和分析集成电路的装置、系统和方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US8203356B2 (zh) |
EP (1) | EP1889083B1 (zh) |
JP (1) | JP2008542709A (zh) |
CN (1) | CN101248362A (zh) |
AT (1) | ATE448486T1 (zh) |
DE (1) | DE602006010371D1 (zh) |
TW (1) | TW200702687A (zh) |
WO (1) | WO2006126130A2 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11500019B2 (en) | 2020-05-14 | 2022-11-15 | Apple Inc. | Area-aware test pattern coverage optimization |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5489852A (en) * | 1992-11-06 | 1996-02-06 | Advanced Micro Devices, Inc. | System for interfacing wafer sort prober apparatus and packaged IC handler apparatus to a common test computer |
US6118286A (en) * | 1995-10-10 | 2000-09-12 | Xilinx, Inc. | Semiconductor device tester-to-handler Interface board with large test area |
US5656943A (en) * | 1995-10-30 | 1997-08-12 | Motorola, Inc. | Apparatus for forming a test stack for semiconductor wafer probing and method for using the same |
US6620731B1 (en) * | 1997-12-18 | 2003-09-16 | Micron Technology, Inc. | Method for fabricating semiconductor components and interconnects with contacts on opposing sides |
US6127833A (en) * | 1999-01-04 | 2000-10-03 | Taiwan Semiconductor Manufacturing Co. | Test carrier for attaching a semiconductor device |
US6462570B1 (en) * | 2001-06-06 | 2002-10-08 | Sun Microsystems, Inc. | Breakout board using blind vias to eliminate stubs |
US6747447B2 (en) * | 2002-09-25 | 2004-06-08 | Advantest Corporation | Locking apparatus and loadboard assembly |
US7088118B2 (en) * | 2004-12-15 | 2006-08-08 | Chipmos Technologies (Bermuda) Ltd. | Modularized probe card for high frequency probing |
JP2006292727A (ja) * | 2005-03-18 | 2006-10-26 | Alps Electric Co Ltd | 半導体搬送トレイ、これを用いたバーンインボード、バーンイン試験用の検査装置及びバーンイン試験方法並びに半導体の製造方法 |
-
2006
- 2006-05-12 US US11/914,658 patent/US8203356B2/en not_active Expired - Fee Related
- 2006-05-12 CN CNA2006800186413A patent/CN101248362A/zh active Pending
- 2006-05-12 AT AT06744921T patent/ATE448486T1/de not_active IP Right Cessation
- 2006-05-12 WO PCT/IB2006/051493 patent/WO2006126130A2/en active Application Filing
- 2006-05-12 JP JP2008512978A patent/JP2008542709A/ja not_active Withdrawn
- 2006-05-12 EP EP06744921A patent/EP1889083B1/en not_active Not-in-force
- 2006-05-12 DE DE602006010371T patent/DE602006010371D1/de active Active
- 2006-05-24 TW TW095118460A patent/TW200702687A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
WO2006126130A2 (en) | 2006-11-30 |
US20090212796A1 (en) | 2009-08-27 |
EP1889083B1 (en) | 2009-11-11 |
TW200702687A (en) | 2007-01-16 |
ATE448486T1 (de) | 2009-11-15 |
EP1889083A2 (en) | 2008-02-20 |
US8203356B2 (en) | 2012-06-19 |
JP2008542709A (ja) | 2008-11-27 |
WO2006126130A3 (en) | 2007-03-08 |
DE602006010371D1 (de) | 2009-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6956387B2 (en) | Socket connection test modules and methods of using the same | |
US5907245A (en) | System and method for testing integrated circuits in dry atmosphere | |
KR100500452B1 (ko) | 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법 | |
CN111796177B (zh) | 中介板、插座、插座组装体以及线路板组装体 | |
JP5492230B2 (ja) | 検査装置 | |
US20110089966A1 (en) | Apparatus and systems for processing signals between a tester and a plurality of devices under test | |
KR20010030367A (ko) | 콘택트 핀을 장착하기 위한 핀 블럭 구조물 | |
JP3481312B2 (ja) | 開回路の容量式検査のためのプローブ | |
KR100524292B1 (ko) | 반도체 테스트 인터페이스 | |
KR20100069300A (ko) | 프로브 카드와, 이를 이용한 반도체 디바이스 테스트 장치 및 방법 | |
CN101248362A (zh) | 用于测试和分析集成电路的装置、系统和方法 | |
KR101794134B1 (ko) | 반도체 검사용 테스트헤드 | |
CN209182370U (zh) | 硅通孔通道测试装置 | |
US11156638B2 (en) | Contactors with signal pins, ground pins, and short ground pins | |
CN109270311A (zh) | 硅通孔通道测试装置 | |
JPH05126850A (ja) | 配線基板の端子間接続ピンブロツク | |
KR101106607B1 (ko) | 반도체 장치의 시험 장치 | |
KR102205616B1 (ko) | 시스템 응용 보드와 사각 형상의 프로브 카드가 결합된 dut 테스트 시스템 | |
JP2684268B2 (ja) | 配線基板の端子間接続ピンブロック | |
JP3747649B2 (ja) | プリント回路板試験装置 | |
JP2000314745A (ja) | プローブ先端構成 | |
Berg | Multi-GHz elastomeric connectors for complex hybrids and chip carriers | |
JPH066443Y2 (ja) | 電子ビームプローバにおける試料装着機構 | |
JP2001144149A (ja) | 半導体測定冶具 | |
JPS62286240A (ja) | 半導体試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080820 |