CN101231877A - 存取n端口存储器m个存储器地址的方法及n端口存储器 - Google Patents

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CN101231877A CNA2007101472067A CN200710147206A CN101231877A CN 101231877 A CN101231877 A CN 101231877A CN A2007101472067 A CNA2007101472067 A CN A2007101472067A CN 200710147206 A CN200710147206 A CN 200710147206A CN 101231877 A CN101231877 A CN 101231877A
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Abstract

本发明涉及一种可允许N端口存储器的M个存储器地址被同时存取的存储器电路及方法，N和M为自然数，且M大于N。将以第一频率传送的M个存储器地址汇聚为以第二频率传送的N组存储器地址，其中在每一组存储器地址内的存储器地址串联排列，且第二频率高于第一频率；针对每一组存储器地址，在读取操作或写入操作时，根据该组存储器地址，通过依序存取N端口存储器产生一组输出数据或存储一组输入数据，其中N端口存储器以第二频率运作；以及在读取操作时，依序接收以第二频率传送的N组输出数据，并且将N组输出数据转换为以第一频率传送的M个平行的输出数据。通过这种方式高阶多端口存储器可被低阶多端口存储器或单端口存储器所替代。

Description

存取N端口存储器M个存储器地址的方法及N端口存储器
技术领域
本发明涉及一种N端口存储器电路，特别涉及一种可允许M个存储器地址被同时存取的N端口存储器电路，以及可同时存取N端口存储器的M个存储器地址的方法。
背景技术
两种基本的随机存取存储器(Random Acces Memory，RAM)电路普遍使用于半导体产业。静态随机存取存储器(Static Random Access Memory，SRAM)通过反馈电路(feedback circuit)来存储数据。动态随机存取存储器(Dynamic Random Access Memory，DRAM)以电容存储静电电荷的方式来存储数据。存储器电路可为单端口(single-port)电路或多端口(multi-port)电路。单端口电路可允许存取单一存储器位置(也就是说，单一存储器地址的一个单元(cell)或是一群单元共享同一地址)。多端口电路可允许两个或多个存储器位置被同时存取。具体而言，“端口”是一组相关的地址线(addressline)、数据线(data line)以及控制信号，其一起运作以在特定时间能执行一个存取存储器动作。因此，仅有一个端口的单端口存储器仅能在一个时钟周期(clock cycle)内进行一个存取动作，也就是一个读取操作或是一个写入操作。然而，有两个端口的双端口存储器能在一个时钟周期内同时进行两个存取动作，也就是两个读取操作、两个写入操作或是一读一写操作。能同时进行大量存取动作的高阶多端口存储器(如：三端口、四端口等)也已逐渐发展出来。
然而，与具有较少的端口的SRAM电路相比，传统的多端口SRAM电路的主要缺点在于其占据相当大的面积。举例来说，把标准DRAM占据1个面积单位当作参考单位，一个单端口SRAM通常占据4个面积单位，一个双端口SRAM通常占据16个面积单位。也就是说，在相同位数目下，单端口SRAM的尺寸只有双端口SRAM的四分之一。
发明内容
有鉴于此，需要提供一种可以减少占据面积的存储器电路以及方法。
本发明提供一种N端口存储器电路，可允许M个存储器地址被同时存取，N以及M皆为自然数，且M大于N，M个存储器地址以第一频率输入，N端口存储器电路包含向上取样逻辑单元，以第一频率接收输入信号并且以第二频率产生输出信号，以便将M个并联的存储器地址转换为N组串联的存储器地址；N端口存储器，以第二频率运作，用以依序接收N组存储器地址，并且输出N组输出数据；以及向下取样逻辑单元，用以依序从N端口存储器接收N组输出数据，并且以第一频率平行输出M个输出数据。
本发明还提供一种可同时存取一N端口存储器的M个存储器地址的方法，N以及M皆为自然数，且M大于N，组M个存储器地址以第一频率输入，该方法包含下列步骤将以第一频率传送的M个存储器地址汇聚为以第二频率传送的N组存储器地址，其中，在每一组存储器地址内的存储器地址串联排列，且第二频率高于第一频率；针对每一组存储器地址，分别于读取操作或写入操作时，根据组存储器地址，通过依序存取N端口存储器产生一组输出数据或存储一组输入数据，其中，N端口存储器以第二频率运作；以及在读取操作时，依序接收以第二频率传送的N组输出数据，并且将N组输出数据转换为以第一频率传送的M个平行的输出数据。
本发明还提供一种N端口存储器电路，可允许M个存储器地址同时被存取，N以及M皆为自然数，且M大于N，M个存储器地址以第一频率输入，N端口存储器电路包含向上取样逻辑单元，以第一频率接收输入信号并且以第二频率产生输出信号，向上取样逻辑单元用以将M个存储器地址转换为N组存储器地址，将M个输入数据转换为N组输入数据，并且将M个写入使能信号转换为N组写入使能信号，每一组存储器地址、输入数据以及写入使能信号分别串联排列；以及N端口存储器，以第二频率运作，N端口存储器的每一端口可被N组写入使能信号的其中之一使能，进而根据N组存储器地址的其中之一依序存储N组输入数据的其中之一。
综上所述，N端口存储器电路可允许超过其端口数的存储器地址数目被同时存取。以此，利用一相当小的芯片面积即可达成高速的数据存取速率。
附图说明
图1为根据本发明具体实施例的存储器电路的功能方块图。
图2为图1所示的存储器电路的功能方块图。
图3A为图2所示的存储器电路的读取操作时序图。
图3B为图2所示的存储器电路的写入操作时序图。
图4为本发明另一实施例的存储器电路的功能方块图。
图5A为用以从N端口存储器读取数据的信号处理方法的流程图。
图5B为用以将数据写入N端口存储器的信号处理方法的流程图。
具体实施方式
本发明提供可允许一组M个存储器地址被同时存取的N端口存储器电路，其中，N以及M皆为自然数，且M大于N。以下揭露数个具体实施例来详细描述本发明。
图1为本发明实施例的存储器电路的功能方块图。在此具体实施例中，存储器电路1可允许两个存储器地址A1以及A2(M＝2)被同时存取，其中，存储器地址A1以及A2通过地址产生器(address generator)(未显示)产生，并且以第一频率输入。存储器电路1包含向上取样逻辑(up-sampling logic)单元10、单端口存储器12(N＝1)以及向下取样逻辑(down-sampling logic)单元14。
在此实施例中，向上取样逻辑10单元以第一频率接收输入信号，并且以第二频率产生输出信号。单端口存储器12可为静态随机存取存储器或其它类似存储器。单端口存储器12以第二频率运作。向下取样逻辑单元14以第二频率接收输入信号，并且以第一频率产生输出信号。需注意的是，第一频率的相位与第二频率的相位相同，并且第二频率是第一频率的M/N倍。在此实施例中，由于M等于2，且N等于1，则第二频率为第一频率的两倍。
如图1所示，在读取操作时，向上取样逻辑单元10将两个存储器地址A1以及A2合成为一组串联的存储器地址。单端口存储器12依序接收这组串联的存储器地址A1以及A2，并且输出一组串联的输出数据D01以及D02。向下取样逻辑单元14一个接一个地依序接收输出数据D01以及D02，接着输出两个平行的输出数据D01以及D02。
在写入操作时，向上取样逻辑单元10将两个存储器地址A1以及A2转换为一组串联的存储器地址，将两个输入数据DI1以及DI2转换为一组串联的输入数据，并且将分别对应DI1以及DI2的两个写入使能(write enable)信号WEN1以及WEN2转换为一个运载DI1以及DI2的使能信息的写入使能信号。单端口存储器12被写入使能信号使能，进而根据对应的存储器地址A1以及A2来依序存储每一个输入数据DI1以及DI2。
图2为图1所示的存储器电路1的功能方块图。向上取样逻辑单元10包含六个寄存器(register)100a-100f以及三个多路复用器(multiplexer)102a-102c，其中，多路复用器102a-102c中的每一个分别耦接于寄存器100a-100f的其中两个以及单端口存储器12之间。向下取样逻辑单元14包含两个多路复用器140a、140b以及四个寄存器142a、142b、144a以及144b，其中，多路复用器140a以及140b分别耦接于单端口存储器12，寄存器142a以及142b分别耦接于多路复用器140a以及140b的其中之一，寄存器144a以及144b分别耦接于寄存器142a以及142b的其中之一。
请参阅图3A以及图2，图3A为图2所示的存储器电路1的读取操作时序图。在读取操作时，每一个寄存器100a以及100b以第一频率运作，用以闩锁存储器地址A1以及A2的其中之一。以第二频率运作的多路复用器102a，通过选择性地输出存储器地址A1以及A2，将闩锁于寄存器100a以及100b的存储器地址A1以及A2重新取样为一组存储器地址，通过这种方式，多路复用器102a以第二频率产生这组存储器地址。在单端口存储器12接收这组串联的存储器地址并且输出串联的输出数据D01以及D02之后，每一个以第二频率运作的多路复用器140a以及140b会输出这些输出数据D01以及D02的其中之一。多路复用器140a、140b以及对应的寄存器142a、142b会将输出数据D01以及D02在第二频率下闩锁两个时钟周期，其等同于在第一频率下的一个时钟周期。寄存器144a以及144b选择性地耦接于寄存器142a以及142b，用以分别重新取样输出数据D01或D02，这两个寄存器以第一频率运作。如图3A所示，从单端口存储器接收存储器地址A1以及A2开始，存储器电路1需要三个延迟(latency)周期(3T)来输出平行的输出数据D01以及D02。
请参阅图3B以及图2，图3B为图2所示的存储器电路1的写入操作时序图。在写入操作时，每一个寄存器100a以及100b以第一频率运作，用以闩锁存储器地址A1以及A2的其中之一。每一个寄存器100c以及100d以第一频率运作，用以闩锁输入数据DI1以及DI2的其中之一。每一个寄存器100e以及100f以第一频率运作，用以闩锁写入使能信号WEN1以及WEN2的其中之一。多路复用器102a以第二频率运作，通过选择性地输出存储器地址A1以及A2，将闩锁于寄存器100a以及100b的存储器地址A1以及A2重新取样为一组存储器地址，通过这种方式，多路复用器102a会以第二频率产生这组存储器地址。多路复用器102b以第二频率运作，通过选择性地输出输入数据DI1以及DI2，将闩锁于寄存器100c以及100d的输入数据DI1以及DI2重新取样为一组输入数据，以此，多路复用器102b会以第二频率产生输入数据。多路复用器102c以第二频率运作，通过选择性地输出写入使能信号WEN1以及WEN2，将闩锁于寄存器100e以及100f的写入使能信号WEN1以及WEN2重新取样为一组写入使能信号，以此，多路复用器102c会以第二频率产生这组写入使能信号。之后，单端口存储器12被写入使能信号WEN1以及WEN2的其中之一使能，进而根据存储器地址A1以及A2的其中之一依序存储输入数据DI1以及DI2。如图3B所示，当接收存储器地址A1、A2、输入数据DI1、DI2以及写入使能信号WEN1、WEN2时，存储器电路1需要两个延迟周期(2T)来存储输入数据DI1以及DI2。
图4为本发明另一实施例的存储器电路3的功能方块图。图1中的存储器电路1与图4中的存储器电路3的主要不同处在于存储器电路3进一步包含先写后读侦测器(read after write detector)36。如图4所示，先写后读侦测器36分别耦接于向上取样逻辑单元30以及向下取样逻辑单元34。先写后读侦测器36会产生旁路控制信号(bypass control signal)，使得向下取样逻辑单元34可响应旁路控制信号，直接从向上取样逻辑单元30选取先前已被处理过的输入数据。举例来说，如果图1所示的存储器电路1使用先写后读操作(read-after-write operations)，当重复地从相同存储器地址读出/写入数据时则会有五个延迟周期。然而，对于图4所示的存储器电路3而言，由于向下取样逻辑单元34响应由先写后读侦测器36产生的旁路控制信号，直接从向上取样逻辑单元30选取先前已被处理过的输入数据，先写后读操作的闲置周期(bubble cycle)将可被消除。
在一些具体实施例中，存储器电路应用在H.264/AVC编码架构上，用以执行整像素移动估计(Integer Motion Estimation，IME)以及亚像素移动估计(Fractional Motion Estimaton，FME)运算。IME以及FME运算为两个邻近的管线阶段(pipeline stage)，共享存储在SRAM内的相同搜寻区域。根据本发明，以两倍的输入频率运作的单端口SRAM可代替用来暂存搜寻区域的双端口SRAM，以此可大幅减少芯片面积。在一些具体实施例中，存储器电路应用于H.264/AVC编码架构下的基于上下文的自适应二进制算术编码(Contextbased Adaptive Binary Arithmetic Coding，CABAC)引擎。用于实时处理(real-time processing)高清晰电视(High Definition TeleVision，HDTV)影像的复仓式并行性(two-bin parallel)CABAC引擎每一周期编码两回(bin)，也就是每个周期共需要两次读取操作以及两次写入操作。以两倍的输入频率运作的双端口SRAM可使用在此应用上。
图5A为用以从N端口存储器读取数据的信号处理方法的流程图。该信号处理方法根据M个存储器地址，可允许存储在N端口存储器内的M条数据被同时存取，其中，N以及M皆为自然数，M大于N，且M个存储器地址以第一频率输入。首先，步骤S100，将以第一频率传送的M个存储器地址汇聚为以第二频率传送的N组存储器地址，其中，N组存储器地址中的每一组皆包含M/N个串联排列的存储器地址。接着，针对每一组存储器地址，步骤S102，根据存储器地址，通过依序存取N端口存储器来产生一组输出数据，其中，N端口存储器以第二频率运作。最后，步骤S104，将N组串联的输出数据转换为M个平行的输出数据。
图5B为用以将数据写入N端口存储器的信号处理方法的流程图。首先，步骤S200，将以第一频率传送的M个存储器地址汇聚为以第二频率传送的N组存储器地址，其中，N组存储器地址中的每一组存储器地址串联排列。接着，步骤S202，根据该组存储器地址，通过依序存取N端口存储器来存储输入数据，其中，N端口存储器以第二频率运作。
与现有技术相比，本发明的存储器电路被设计为用以在一个频率周期内允许更多存储器存取动作，以此，高阶多端口存储器可被低阶多端口存储器或单端口存储器所替代。因此，可达成较小的芯片面积或较高的数据存取速率。

Claims (26)

1.一种N端口存储器电路，可允许M个存储器地址被同时存取，N以及M皆为自然数，且M大于N，该M个存储器地址以第一频率输入，该N端口存储器电路包含：
向上取样逻辑单元，以该第一频率接收输入信号并且以第二频率产生输出信号，以便将并联的该M个存储器地址转换为串联的N组存储器地址；
N端口存储器，以该第二频率运作，用以依序接收该N组存储器地址，并且输出N组输出数据；以及
向下取样逻辑单元，用以依序从该N端口存储器接收该N组输出数据，并且以该第一频率平行输出M个输出数据。
2.根据权利要求1所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：
M个第一寄存器，每一该第一寄存器以该第一频率运作，用以闩锁该M个存储器位置的其中之一；
N个第一多路复用器，每一该第一多路复用器耦接于对应的该第一寄存器与该N端口存储器之间，并且以该第二频率运作，每一该第一多路复用器通过选择性地输出闩锁于该第一寄存器的存储器地址，将闩锁在该对应的第一寄存器的存储器地址重新取样为一组存储器地址，以此该N个第一多路复用器会以该第二频率输出该N组存储器地址。
3.根据权利要求1所述的N端口存储器电路，其特征在于，该向下取样逻辑单元包含：
M个第二多路复用器，每一该第二多路复用器耦接于该N端口存储器，并且以该第二频率运作以便选择性地输出该N组输出数据的其中之一；以及
M个第二寄存器，每一该第二寄存器耦接于该M个第二多路复用器的其中之一，并且以该第二频率运作以便暂存从该对应的第二多路复用器传送过来的输出数据。
4.根据权利要求3所述的N端口存储器电路，其特征在于，该向下取样逻辑单元进一步包含M个第三寄存器，每一该第三寄存器耦接于该M个第二寄存器的其中之一，并且以该第一频率运作以便对从该对应的第二寄存器接收的输出数据重新取样。
5.根据权利要求1所述的N端口存储器电路，其特征在于，该向上取样逻辑单元将M个输入数据转换为N组输入数据，并且将M个写入使能信号转换为N组写入使能信号，每一该N组输入数据或每一该N组写入使能信号分别串联排列，使得该N端口存储器的每一端口可被该N组写入使能信号的其中之一使能，进而根据该N组存储器地址的其中之一依序存储该N组输入数据的其中之一。
6.根据权利要求5所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：
M个寄存器，每一该寄存器以该第一频率运作以便闩锁该M个输入数据的其中之一；以及
N个多路复用器，每一该多路复用器耦接于对应的该寄存器以及该N端口存储器之间，并且以该第二频率运作以便通过选择性地输出闩锁在该寄存器的输入数据，将闩锁在该寄存器的输入数据重新取样为一组输入数据，以此该N个多路复用器会以该第二频率产生该N组输入数据。
7.根据权利要求5所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：
M个寄存器，每一该寄存器以该第一频率运作以便闩锁该M个写入使能信号的其中之一；以及
N个多路复用器，每一该多路复用器耦接于对应的该寄存器以及该N端口存储器之间，并且以该第二频率运作以便通过选择性地输出该写入使能信号，将闩锁在该寄存器的写入使能信号重新取样为一组写入使能信号，以此，该N个多路复用器会以该第二频率产生该N组写入使能信号。
8.根据权利要求5所述的N端口存储器电路，其特征在于，进一步包含先写后读侦测器，该先写后读侦测器耦接于该向上取样逻辑单元以及该向下取样逻辑单元，用以产生旁路控制信号，使得该向下取样逻辑单元可响应该旁路控制信号，直接选取该向上取样逻辑单元先前处理过的该输入数据。
9.根据权利要求1所述的N端口存储器电路，其特征在于，该第一频率的相位与该第二频率的相位相同。
10.根据权利要求1所述的N端口存储器电路，其特征在于，该N端口存储器为静态随机存取存储器。
11.根据权利要求1所述的N端口存储器电路，其特征在于，该N端口存储器电路应用在H.264/AVC编码架构上，以执行整像素移动估计以及亚像素移动估计计算。
12.根据权利要求1所述的N端口存储器电路，其特征在于，该N端口存储器电路应用在H.264/AVC编码结构下的复仓式并行性基于上下文的自适应二进制算术编码引擎。
13.一种可同时存取N端口存储器的M个存储器地址的方法，N以及M皆为自然数，且M大于N，该M个存储器地址以第一频率输入，该方法包含：
(a)将以该第一频率传送的M个存储器地址汇聚为以第二频率传送的N组存储器地址，其中在每一组存储器地址内的该存储器地址串联排列，且该第二频率高于该第一频率；
(b)针对每一组存储器地址，分别于读取操作或写入操作时，根据该组存储器地址，通过依序存取该N端口存储器产生一组输出数据或存储一组输入数据，其中该N端口存储器以该第二频率运作；以及
(c)在读取操作时，依序接收以该第二频率传送的N组输出数据，并且将该N组输出数据转换为以该第一频率传送的M个平行的输出数据。
14.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，在写入操作时，进一步包含：
将以该第一频率传送的该M个输入数据汇聚为以该第二频率传送的N组输入数据，其中，每一该N组输入数据中的输入数据串联排列。
15.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，该步骤(a)包含：
(a1)基于该第一频率，闩锁每一该M个存储器地址；
(a2)择一地输出该M个存储器地址，以形成N组存储器地址，其中每一该N组存储器地址包含M/N个存储器地址。
16.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，该步骤(c)包含：
(c1)将以该第二频率传送的每一N组输出数据分离为以该第一频率平行传送的M个输出数据；以及
(c2)暂存每一该输出数据。
17.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，进一步包含：
将以该第一频率传送的M个写入使能信号汇聚为以该第二频率依序传送的N组写入使能信号，使得该N端口存储器的每一端口可被该N组写入使能信号的其中之一使能，进而根据该N组存储器地址的其中之一依序存储该N组输入数据的其中之一。
18.根据权利要求17所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，该步骤(a)包含：
基于该第一频率，闩锁每一该M个写入使能信号。
19.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，进一步包含：
基于该第一频率，闩锁每一该M个输入数据。
20.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，进一步包含：
产生旁路控制信号，使得先前已处理过的该输入资料可响应该旁路控制信号直接被选取，而不用从该N端口存储器读取。
21.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，该第一频率的相位与该第二频率的相位相同。
22.一种N端口存储器电路，可允许M个存储器地址同时被存取，N以及M皆为自然数，且M大于N，该M个存储器地址以第一频率输入，该N端口存储器电路包含：
向上取样逻辑单元，以该第一频率接收输入信号并且以第二频率产生输出信号，该向上取样逻辑单元用以将该M个存储器地址转换为N组存储器地址，将M个输入数据转换为N组输入数据，并且将M个写入使能信号转换为N组写入使能信号，每一组该存储器地址、该输入数据以及该写入使能信号分别串联排列；以及
N端口存储器，以该第二频率运作，该N端口存储器的每一端口可被该N组写入使能信号的其中之一使能，进而根据该N组存储器地址的其中之一依序存储该N组输入数据的其中之一。
23.根据权利要求22所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：
M个第一寄存器，每一该第一寄存器以该第二频率运作，用以闩锁该M个存储器地址的其中之一；以及
N个多路复用器，每一该多路复用器耦接于对应的该第一寄存器以及该N端口存储器之间，并且以该第二频率运作，每一该多路复用器通过选择性地输出闩锁在该第一寄存器的存储器地址，将闩锁在该第一寄存器的存储器地址重新取样为一组存储器地址，以此该N个多路复用器会以该第二频率产生该N组存储器地址。
24.根据权利要求22所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：
M个第二寄存器，每一该第二寄存器以该第一频率运作，用以闩锁该M个输入数据的其中之一；以及
N个第二多路复用器，每一该第二多路复用器耦接于对应的该第二寄存器以及该N端口存储器之间，并且以该第二频率运作，每一该第二多路复用器通过选择性地输出闩锁在该第二寄存器的输入数据，将闩锁在该第二寄存器的输入数据重新取样为一组输入数据，以此该N个多路复用器会以该第二频率产生该N组输入数据。
25.根据权利要求22所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：
M个第三寄存器，每一该第三寄存器以该第一频率运作，用以闩锁该M个写入使能信号的其中之一；以及
N个第三多路复用器，每一该第三多路复用器耦接于对应的该第三寄存器以及该N端口存储器之间，并且以该第二频率运作，每一该第三多路复用器通过选择性地输出闩锁在该第三寄存器的写入使能信号，将闩锁在该第三寄存器的写入使能信号重新取样为一组写入使能信号，以此该N个多路复用器会以该第二频率产生N组写入使能信号。
26.根据权利要求23所述的N端口存储器电路，其特征在于，该第一频率的相位与该第二频率的相位相同。
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