WO2012037903A1 - 一种具有串扰消除的多通道模拟模块及其控制方法 - Google Patents

一种具有串扰消除的多通道模拟模块及其控制方法 Download PDF

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WO2012037903A1
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input
address selection
analog module
multiplexer
channel
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PCT/CN2011/080167
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Inventor
彭垚
牟松涛
Original Assignee
施耐德电器工业公司
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver

Definitions

  • the present invention relates to a multi-channel analog module design, and more particularly to a high-density multi-channel analog module with crosstalk cancellation and control method thereof .
  • BACKGROUND There are two existing methods:
  • a new technology implementation is used for multi-channel modules, which also includes crosstalk cancellation.
  • the present invention provides a new method for implementing a high density analog module which is extremely scalable by a series multiplexer, for example, 8 channels, 10 channels ... 16 channels or more.
  • a discharging logic is provided to eliminate crosstalk between channels.
  • the goal is to design an 8-channel input module that also requires a 0V signal and Reference signal for calibration, which means that more than 8 channel multiplexers are needed, but no more than 8 channels of fail-safe multiplexer are available, therefore, the application provides a A new implementation of two series-connected multiplexers.
  • the present invention provides a multi-channel analog module, comprising: parallel first to nth multiplexers, each of the first to nth multiplexers having more than two data inputs for Receiving input data; address selection code inputs of the first to nth multiplexers, receiving an address selection code to control selection of one input data from all data inputs; and first to nth multiplexers n outputs are connected in parallel for outputting selected one-way data, where n is a natural number; an n+1th multiplexer having a first input connected to the outputs of the first to n-th multiplexers a second input terminal connected to the ground signal; a third input terminal connected to the reference signal; an address selection code input terminal receiving the address selection code; and an output terminal; the amplifier having a positive signal input terminal for receiving An output of the n+1th multiplexer; and a negative signal input coupled to the output of the amplifier; and an analog to digital converter for analog-to-digital conversion of the output from the amplifier.
  • the present invention also provides a control method of a multi-channel analog module including parallel first to nth multiplexers, an n+1th multiplexer, an amplifier, and an analog to digital converter.
  • the n+1th multiplexer has a first input connected to the output ends of the first to nth multiplexers, a second input connected to the ground signal, and a third connected to the reference signal
  • the control method includes: a.
  • the n+1 multiplexer selects the first input terminal by using its address selection code, and multiple channels
  • the analog module enters a standard sampling mode, and selects one of the first to nth multiplexers by enabling the control signal to select one channel of data; b. performing an analog-to-digital conversion on the selected one of the channels of data; c.
  • the multiplexer selects the second input through its address selection code, the multi-channel analog module enters the discharge mode, and the first through nth multiplexers are disabled to the first multiplexer and the n+th 1 first parasitic capacitance between the multiplexers to discharge And the second parasitic capacitance into n + 1 between the first multiplexer and amplifier Line discharge; d.
  • step b reading the analog-to-digital conversion result of step b; e. determining whether analog-digital conversion has been performed on data of all channels in the first to nth multiplexers, if there is a channel that has not been transformed Data, the multi-channel analog module is converted into a standard sampling mode, and one of the untransformed channels is selected by one of the first to nth multiplexers and returned to step b; f. if there is no untransformed For the data of the channel, the n+1 multiplexer selects the third input through its address selection code, the first parasitic capacitance is connected to ground for discharging, and the multi-channel analog module is calibrated.
  • FIG. 1 shows a high density 8-channel analog module with crosstalk cancellation in accordance with a first embodiment of the present invention
  • FIG. 2 is a flow chart showing the firmware sequence control of the 8-channel analog module of FIG. 1;
  • Figure 3 illustrates a high density 16 channel analog module with crosstalk cancellation in accordance with a second embodiment of the present invention
  • Figure 4 shows a firmware sequence control flow diagram for the 16-channel analog module of Figure 3.
  • BEST MODE FOR CARRYING OUT THE INVENTION will be fully described with reference to the drawings showing embodiments of the present invention.
  • the invention may be embodied in many different forms and should not be construed as limited to the embodiments described herein. Rather, the embodiments are provided so that this disclosure will be thorough and complete, and the scope of the invention will be fully described.
  • the components are exaggerated for clarity.
  • the most striking feature of the invention is its excellent scalability.
  • the present invention focuses on the field of high density analog input design, which can be applied to multiple 8-channel analog input products.
  • Fig. 1 shows a high-density 8-channel analog module with crosstalk cancellation according to a first embodiment of the present invention.
  • the multi-channel analog module includes two multiplexers MUX1 101 and MUX2 102, an amplifier 103, and an ADC 104 (analog-to-digital converter).
  • the multiplexers MUX1 101 and MUX2 102 shown in FIG. 1 are two integrated chips of different functions and models.
  • the MUX1 101 can be, for example, an Analog Devices ADG508 chip or a MAXIM MAX358 chip, and the MUX2 102.
  • Analog Devices' ADG1209 chip can be used.
  • multiplexers MUX1 101 and MUX2 102 are not limited to the ones listed herein.
  • the ADC 104 shown in Figure 1 can be used, for example, with the AD7321 chip.
  • Analog Devices, Texas, Linear, and many other companies have a wide selection of different models.
  • the ADC 104 is not limited to the ones listed herein.
  • MUX1 101 is used to convert the analog input channels, and MUX2 102 is used to calibrate the channels. At the same time, another very important function of MUX2 102 is for discharging C1 and C2.
  • C1 and C2 are parasitic capacitances between MUX1 101, MUX2 102, and amplifier 103. As shown in FIG. 1, the analog channel input data Si is input to the data input terminals S0 to S7 of the MUX1 101.
  • the microprocessor outputs address selection codes SELO ⁇ SEL4 to MUX1 101 address selection code input terminals AO ⁇ A2 and MUX2 102 address selection code input terminals AO ⁇ Al.
  • the address selection code SEL0 is input to the address selection code input terminal AO of the MUX1 101
  • the address selection code SEL1 is input to the address selection code input terminal A1 of the MUX1 101
  • the address selection code SEL2 is input to the address selection code input terminal A2 of the MUX1 101.
  • MUX1 101 selects one output from SO ⁇ S7 according to AO ⁇ A2.
  • the address selection code SEL4 is input to the address selection code input terminal A of the MUX2 102.
  • the address selection code SEL3 serves both as an address selection code input to the address selection code input terminal A0 of the MUX2 102, and also as an enable control signal input to the enable terminal EN of the MUX1 101.
  • the enable terminal EN of MUX2 102 is grounded through a resistor.
  • the address selection code SELO ⁇ SEL4 can be generated, for example, by a microprocessor through a serial-to-parallel conversion device AHC595.
  • AHC595. serial-to-parallel conversion device
  • the output D of the MUX1 101 outputs the signal AI to the data inputs S0B, S2B and S3A of the MUX2 102.
  • the data inputs S1B, S3B and S1A of MUX2 102 are connected to NC (not connected).
  • the data input terminal S2A of MUX2 102 receives the reference signal REF and the data input terminal S0A receives the 0V signal.
  • the output terminal DA of the MUX2 102 is grounded, and the output terminal DB outputs the signal AO to the forward input terminal of the amplifier 103.
  • the negative input of amplifier 103 is coupled to the output of amplifier 103.
  • the REF reference is directly connected to the high precision reference source.
  • the parasitic capacitance C1 exists between the output terminal D of the MUX1 101 and the ground; the parasitic capacitance C2 exists between the output terminal DB of the MUX2 102 and the ground.
  • the output of amplifier 103 is coupled to input Ain of ADC 104.
  • the reference signal input of ADC 104 receives the REF signal.
  • AI represents the analog input selected by the address selection code SEL0-SEL2 and the enable control signal SEL3, and "AO” represents its output for sampling.
  • Table 1 is a truth table of multiplexers MUX1 101 and MUX2 102 showing the state of the address selection code SELO-SEL4, the channel used, and the discharge.
  • One of S0 ⁇ S7, and MUX2 102 converts " ⁇ , signal to output "AO".
  • MUX2 102 switches to S2A and S2B at the same time, and performs both REF input calibration and C1 discharge functions.
  • Figure 2 shows the firmware sequence control flow chart of the 8-channel analog module of Figure 1.
  • step S2 the AD conversion is started on the signal output from the amplifier 103.
  • SEL4 0
  • MUX1 101 is disabled
  • MUX2 102 selects the input 0V of the data input terminal SO A , that is, GND , and discharges both capacitors C 1 and C2 .
  • step S4 the AD conversion result of step S2 is read.
  • the designer can define the calibration duration based on the actual needs in the product specifications. For example, the calibration duration can be set to 500us, 1ms, and so on.
  • the unit calibration time can be understood as the number of times the reference voltage is sampled per unit time. The longer the calibration time, the more times the reference voltage is sampled, so that AD can average multiple samples and be more reliable. Among them, the calibration can be done using a prior art calibration method.
  • Fig. 3 shows a high density 16 channel analog module with crosstalk cancellation in accordance with a second embodiment of the present invention.
  • the multiplexer series implementation and the discharge logic are shown in FIG.
  • the implementation principle of the 16-channel analog module is similar to that of the 8-channel analog module of Figure 1. To avoid repetition, the same parts will not be described here.
  • an 8-channel MUX3 105 is added to the 8-channel analog block of Figure 1, and the enable control signals SEL5 and SEL6 of MUX1 101 and MUX3 105 are adjusted.
  • the 16-channel analog module includes three multiplexers MUX1 101, MUX2 102 and MUX3 105, an amplifier 103, and an ADC 104.
  • MUX1 101 and MUX3 105 two integrated chips of the same function and model, namely multiplexers MUX1 101 and MUX3 105, are shown.
  • the MUX1 101 or MUX 3 105 can be used with Analog Devices' ADG508 chip or MAXIM's MAX358 chip.
  • MUX1 101 and MUX 3 105 are used to convert analog input channels.
  • MUX1 101 and MUX 3 105 may employ multiplexers having different numbers of channels, depending on the input signals.
  • the multiplexers MUX1 101 and MUX3 105 are not limited to the ones listed herein, and other multiplexers available in the prior art may be employed.
  • the analog channel input data Si is input to the data input terminals S0 to S7 of the MUX1 101 and the data input terminals S8 to S15 of the MUX 3 105.
  • the address selection codes SEL7 ⁇ SEL9 are input to the address selection code inputs A0 ⁇ A2 of the MUX3 105, respectively, as shown in FIG. 3, wherein the address selection code SEL7 is input to the address selection code input terminal AO of the MUX3 105, and the address selection code SEL8 is input to The address selection code input terminal A1 of the MUX3 105 and the address selection code SEL9 are input to the address selection code input terminal A2 of the MUX3 105.
  • MUX3 105 according to the address selection code input to AO ⁇ A2 from S8 ⁇ Select one output in S15.
  • SEL3 is output only as an address selection code to the address selection code input terminal AO of MUX2 102, and is not output to the enable terminal EN of MUX1 101.
  • the enable control signal SEL5 is output to the enable terminal EN of the MUX1 101; and the enable control signal SEL6 is output to the enable terminal EN of the MUX3 105.
  • all address selection codes and enable control signals can be controlled by the CPU through the serial HC595 cascade output, which is very easy to implement.
  • the present invention can employ any existing device that can implement the address selection code and enable control signals.
  • AI represents the analog input selected by address select codes SELO ⁇ SEL2 and SEL7 ⁇ SEL9 and enable control signals SEL5 ⁇ 6, and "AO" represents its output for sampling.
  • Table 2 is a truth table of the multiplexers MUX1 101, MUX2 102, and MUX3 105, showing the address selection codes SELO ⁇ SEL4 and SEL7 ⁇ SEL9, the enable control signals SEL5 ⁇ 6, the channel and the state of discharge. .
  • Figure 4 shows a firmware sequence control flow diagram for the 16-channel analog module of Figure 3.
  • step S2 the AD conversion is started on the signal output from the amplifier 103.
  • step S4 the AD conversion result of step S2 is read.
  • the calibration in Figure 4 is the same as the calibration procedure in Figure 2.
  • the designer can define the calibration duration based on the actual needs in the product specifications. For example, the calibration duration can be set to 500us, 1ms, and so on.
  • the 8-channel and 16-channel analog module designs have been described above with reference to Figures 1 - 4, but those skilled in the art will appreciate that other multiplexing can be readily incorporated in conjunction with the first and second embodiments of the present disclosure.
  • the device is incorporated into the 8-channel and 16-channel analog modules of the present invention to enable the design of other more channel analog modules.

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Abstract

在一种高密度模拟输入模块中，将一种新的技术实现方法用于多通道模块，同时其包含了串扰消除功能。本发明提供一种多通道模拟模块，包括：并联的第一至第n多路复用器，第一至第ｎ多路复用器的每个都具有两个以上的数据输入端，用于接收输入数据；第一至第ｎ多路复用器的地址选择码输入端，接收地址选择码以控制从所有数据输入端中选择一路输入数据；和第一至第ｎ多路复用器的n个输出端并联，用于输出所选的一路数据，其中n为自然数；第n+1多路复用器，具有第一、第二、和第三输入端、地址选择码输入端及一输出端；放大器，具有接收来自第n+1多路复用器的输出的正信号输入端；和负信号输入端；模数转换器，用于对来自放大器的输出进行模-数变换。

Description

一种具有串扰消除的多通道模拟模块及其控制方法 技术领域 本发明涉及一种多通道模拟模块设计， 更具体地说， 涉及一种具有串扰 消除的高密度的多通道模拟模块及其控制方法。 背景技术 存在两种现有的方法：
1. 采用没有故障保护方案的 16通道多路复用器， 其缺点是显而易见 的， 在错误信号连接和 EMC(Electromagnetic Compatibility, 电磁兼容性)抗扰 度方面具有非常差的性能。
2. 搜寻和选择没有多路复用器的 8 通道 ADC(analog-to-digital converter, 模数转换器）， 这个方案将需要许多附加的放大器， 这对于 PCB(Printed Circuit Board, 印刷电路板)空间有限状况是不可能的。 而且， 其 费用也比较高。 并且没有用来降低串扰问题的硬件方案。
并且， 上述两种方案都没有良好的可扩展性， 并且也不易被类似产品重 新使用。 发明内容 本发明的另外方面和优点部分将在后面的描述中阐述， 还有部分可从描 述中明显地看出， 或者可以在本发明的实践中得到。
在一种高密度模拟输入模块中， 将一种新的技术实现方法用于多通道模 块， 同时其包含了串扰消除功能。
本发明提供了一种新的方法来实现高密度模拟模块， 通过串联多路复用 器其具有极大的可扩展性， 例如， 8通道、 10通道…… 16通道或更多。 在这 个实现中， 提供了一种放电逻辑 (discharging logic)来消除通道间的串扰。
对于多通道模拟模块设计， 尤其是对于高密度的多通道模拟模块设计， 通常将会面临如下不同的困难， 诸如， 专用多路复用器搜寻、 差的可扩展性、 令人头痛的串扰消除、 EMC鲁棒性等。
在我们的设计中， 其目标是设计 8通道输入模块， 还需要 0V信号以及 用于校准的基准信号， 这意味着多于 8通道多路复用器是需要的， 但是没有 多于 8通道的具有故障保护的多路复用器可选， 因此， 本申请提供一种采用 两个串联结构的多路复用器的新的实现。
这种串联结构具有两个显著优点：
-极好的可扩展性；
-筒单的放电逻辑设计。
因此， 根据本发明的技术方案具有如下优点：
1、 在相同产品上使用的极大的可扩展性。
2、 更灵活且更容易利用固件配置进行放电以用于串扰消除。
3、 在 EMC干扰方面更好的性能以及满意的输入阻抗。
本发明提供一种多通道模拟模块， 包括： 并联的第一至第 n多路复用器， 第一至第 n多路复用器的每个都具有两个以上的数据输入端， 用于接收输入 数据； 第一至第 n多路复用器的地址选择码输入端， 接收地址选择码以控制 从所有数据输入端中选择一路输入数据； 和第一至第 n多路复用器的 n个输 出端并联， 用于输出所选的一路数据， 其中 n为自然数； 第 n+1多路复用器， 具有与第一至第 n多路复用器的输出端连接的第一输入端； 与地信号连接的 第二输入端； 与基准信号连接的第三输入端； 接收地址选择码的地址选择码 输入端； 以及一输出端； 放大器， 具有正信号输入端， 用于接收来自第 n+1 多路复用器的输出； 以及连接到放大器的输出端的负信号输入端； 以及模数 转换器， 用于对来自放大器的输出进行模-数变换。
本发明还提供一种多通道模拟模块的控制方法， 该多通道模拟模块包括 并联的第一至第 n多路复用器、 第 n+1多路复用器、 放大器和模数转换器， 所述第 n+1多路复用器具有与第一至第 n多路复用器的输出端连接的第一输 入端、 与地信号连接的第二输入端、 与基准信号连接的第三输入端、 以及接 收地址选择码的地址选择码输入端， 其中 n为自然数， 所述控制方法包括： a. 第 n+1多路复用器通过其地址选择码选择第一输入端， 多通道模拟模块进 入标准采样模式， 通过使能控制信号启动第一至第 n多路复用器之一来选择 一路数据； b. 对所选择的一路数据执行模-数变换； c. 第 n+1 多路复用器通 过其地址选择码选择第二输入端， 多通道模拟模块进入放电模式， 第一至第 n多路复用器被禁止， 以对第一多路复用器和第 n+1多路复用器之间的第一 寄生电容进行放电以及对第 n+1多路复用器和放大器之间的第二寄生电容进 行放电； d. 读取步骤 b的模-数变换结果； e. 判断是否已经对第一至第 n多 路复用器中的所有通道的数据执行模-数变换， 如果存在尚未变换的通道的数 据， 则将多通道模拟模块转换成标准采样模式， 并通过第一至第 n多路复用 器之一选择未变换通道中的一路数据并返回步骤 b; f. 如果不存在未变换的 通道的数据， 则第 n+1多路复用器通过其地址选择码选择第三输入端， 第一 寄生电容连接到地用于放电， 并对多通道模拟模块进行校准。 附图说明 通过结合附图对本发明的优选实施例进行详细描述， 本发明的上述和其 他目的、 特性和优点将会变得更加清楚， 其中相同的标号指定相同结构的单 元， 并且在其中：
图 1示出了根据本发明第一实施例的具有串扰消除的高密度的 8通道模 拟模块；
图 2示出了图 1的 8通道模拟模块的固件序列控制流程图；
图 3示出了根据本发明第二实施例的具有串扰消除的高密度的 16通道模 拟模块； 以及
图 4示出了图 3的 16通道模拟模块的固件序列控制流程图。 具体实施方式 下面将参照示出本发明实施例的附图充分描述本发明。 然而， 本发明可 以以许多不同的形式实现， 而不应当认为限于这里所述的实施例。 相反， 提 供这些实施例以便使本公开透彻且完整， 并且将向本领域技术人员充分表达 本发明的范围。 在附图中， 为了清楚起见放大了组件。
应当理解， 当称 "元件，， "连接到" 或 "耦接，， 到另一元件时， 它可以是 直接连接或耦接到另一元件或者可以存在中间元件。 相反， 当称元件 "直接 连接到" 或 "直接耦接到" 另一元件时， 不存在中间元件。 相同的附图标记 指示相同的元件。 这里使用的术语 "和 /或" 包括一个或多个相关列出的项目 的任何和所有组合。
应当理解， 尽管这里可以使用术语第一、 第二、 第三等描述各个元件、 组件和 /或部分， 但这些元件、 组件和 /或部分不受这些术语限制。 这些术语仅 仅用于将元件、 组件或部分相互区分开来。 因此， 下面讨论的第一元件、 组 件或部分在不背离本发明教学的前提下可以称为第二元件、 组件或部分。 这里使用的术语仅仅是为了描述特定实施例的目的， 而并不意图限制本 发明。 这里使用的单数形式 "一"、 "一个" 和 "那 （这个）" 也意图包含复数 形式， 除非上下文中明确地指出不包含。 应当理解， 术语 "包括" 当用在本 说明书中时指示所述特征、 整数、 步骤、 操作、 元件和 /或组件的存在， 但并 不排除一个或多个其他特征、 整数、 步骤、 操作、 元件、 组件和 /或其组合的 存在或添力口。
除非另有定义， 这里使用的所有术语（包括技术和科学术语）具有与本 发明所属领域的普通技术人员共同理解的相同含义。 还应当理解， 诸如在通 常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的 含义相一致的含义， 而不应用理想化或极度形式化的意义来解释， 除非这里 明确地这样定义。
本发明最显著的特征在于它极好的可扩展性。
本发明集中在高密度模拟输入设计领域， 其可以应用于多个 8通道的模 拟输入产品。
图 1示出了根据本发明第一实施例的具有串扰消除的高密度的 8通道模 拟模块。
图 1中示出了多路复用器串联实现以及放电逻辑。
如图 1所示， 多通道模拟模块包括两个多路复用器 MUX1 101和 MUX2 102、 放大器 103、 以及 ADC 104 (模数转换器）。
图 1中所示的多路复用器 MUX1 101和 MUX2 102为两个功能、 型号不 同的集成芯片，例如， MUX1 101例如可以用 Analog Device公司 的 ADG508 芯片或 MAXIM公司的 MAX358 芯片， 而 MUX2 102例如可以用 Analog Device公司的 ADG1209芯片等等。 但本领域技术人员应该理解， 多路复用 器 MUX1 101和 MUX2 102并不限于此处列举的几种。图 1中所示的 ADC 104 例如可以采用 AD7321芯片， 此外 Analog Device, Texas、 Linear等公司还有 非常多不同型号的芯片可以选择。 但本领域技术人员应该理解， ADC 104并 不限于此处列举的几种。
MUX1 101用于转换模拟输入通道， 并且 MUX2 102用于校准通道。 同 时， MUX2 102的另一个非常重要的功能是用于对 C1和 C2进行放电。 C1和 C2是 MUX1 101、 MUX2 102和放大器 103之间的寄生电容。 如图 1所示， 将模拟通道输入数据 Si输入到 MUX1 101的数据输入端 S0 ~ S7。
微处理器分别输出地址选择码 SELO ~ SEL4到 MUX1 101的地址选择码 输入端 AO ~ A2和 MUX2 102的地址选择码输入端 AO ~ Al。
具体地， 地址选择码 SEL0输入到 MUX1 101的地址选择码输入端 AO, 地址选择码 SEL1输入到 MUX1 101 的地址选择码输入端 A1 , 地址选择码 SEL2输入到 MUX1 101的地址选择码输入端 A2。 MUX1 101根据 AO ~ A2 从 SO ~ S7中选择一路输出。
地址选择码 SEL4输入到 MUX2 102的地址选择码输入端 Al。在这个实 施例中， 地址选择码 SEL3既作为输入到 MUX2 102的地址选择码输入端 A0 的地址选择码， 同时也作为输入到 MUX1 101的使能端 EN的使能控制信号。 而 MUX2 102的使能端 EN通过一电阻器接地。
此处， 地址选择码 SELO ~ SEL4例如可以由微处理器通过一个串并转换 器件 AHC595生成。 本领域技术人员应该理解， 本发明可采用任何可实现该 地址选择码的其他现有器件。
MUX1 101的输出端 D将信号 AI输出到 MUX2 102的数据输入端 S0B、 S2B和 S3A。 MUX2 102的数据输入端 S1B、 S3B和 S1A接 NC (未连接）。 MUX2 102的数据输入端 S2A接收基准信号 REF并且数据输入端 S0A接收 0V信号。 MUX2 102的输出端 DA接地， 输出端 DB将信号 AO输出到放大 器 103的正向输入端。放大器 103的负向输入端连接到放大器 103的输出端。 REF基准直接由高精度基准源接入。
寄生电容 C1存在于 MUX1 101的输出端 D和地之间； 寄生电容 C2存 在于 MUX2 102的输出端 DB和地之间。放大器 103的输出端连接到 ADC 104 的输入端 Ain。 ADC 104的基准信号输入端接收 REF信号。
"AI " 代表由地址选择码 SEL0-SEL2以及使能控制信号 SEL3选择的 模拟输入， 并且 "AO" 代表用于采样的其输出。
表 1是多路复用器 MUX1 101和 MUX2 102的真值表， 其中示出了地址 选择码 SELO- SEL4、 采用通道以及放电的状态。
SEL0 SEL1 SEL2 SEL3 SEL4 采样通道 放电
0 0 0 1 1 so 无
0 0 1 1 1 SI 无 0 1 0 1 1 S2 无
0 1 1 1 1 S3 无
1 0 0 1 1 S4 无
1 0 1 1 1 S5 无
1 1 0 1 1 S6 无
1 1 1 1 1 S7 无
X X X 0 1 REF C1
X X X 0 0 OV Cl、 C2
表 1
可以利用地址选择码 SELx来选择通道转换和放电， X = 0 ~ 4, 从表 1中 可以看出：
• 当地址选择码 SEL3=SEL4=1时， MUX1 101被启动并且标准采样模 式是有效的， MUX1 101通过地址选择码 SEL0~SEL2选择输入通道
S0 ~ S7的一个， 并且 MUX2 102将 "ΑΓ，信号转换到输出 "AO"。 • 当地址选择码 SEL3=0时， MUX1 101被禁止并且放电模式是有效的， 信号 "AI" 连接到 GND; 如果地址选择码 SEL4=1 , 则寄生电容 C1 被连接到地用于放电； 如果地址选择码 SEL4=0, 则寄生电容 C1和 C2都连接到地用于放电。 当 SEL3=0, SEL4=1时， MUX2 102 同时 切换到 S2A和 S2B , 同时完成 REF输入校准和 C1放电两项功能。 图 2示出了图 1的 8通道模拟模块的固件序列控制流程图。如图 2所示： 在步骤 S1 ,根据本发明的多通道模拟模块转换到标准采样模式并选择一 个通道。即， MUX1 101转换到通道 Si ( i=0 ),而 MUX2 102切换到通道 S3A, 然后由 DB输出。
在步骤 S2, 开始对放大器 103输出的信号执行 AD变换。
在步骤 S3 , 根据本发明的 8 通道模拟模块被转换到放电模式， 并配置 SEL4=0。 根据表 1可知， SEL4=0时， MUX1 101被禁止， MUX2 102选择数 据输入端 SO A的输入 0V , 即 GND , 并对电容器 C 1和 C2都进行放电。
在步骤 S4, 读取步骤 S2的 AD变换结果。
在步骤 S5 , 判断 i是否 = 7, 即所有通道数据的 AD变换是否执行完毕。 如果 i不等于 7, 则在步骤 S6切换到标准采样模式并选择下一通道， i=i+l, 即， MUX1 101转换到通道 Si+1 , 而 MUX2 102切换到通道 S3A, 并由 DB 输出。 然后返回步骤 S2。
如果 i等于 7, 也即， 所有通道数据的 AD变换都执行之后， 则在步骤 S7结束循环， 转换到放电模式， 并选择 SEL4=1以进行校准。 设计者可以根 据产品规格中的实际需要定义校准持续时间， 例如， 可以将校准持续时间设 置为 500us、 1ms等等。 这里， 单位校准时间可以理解为单位时间内采样基准 电压的次数， 校准时间越长， 意味着采样基准电压的次数越多， 这样 AD可 以对多次采样值取平均， 更具可靠性。 其中， 校准可以采用现有技术的校准 方法。
图 3示出了根据本发明第二实施例的具有串扰消除的高密度的 16通道模 拟模块。
图 3中示出了多路复用器串联实现以及放电逻辑。该 16通道模拟模块的 实现原理与图 1的 8通道模拟模块原理类似， 为了避免重复， 此处将不描述 相同的部分。
实现 16通道采样， 需要在图 1的 8通道模拟模块的基础上增加一片 8 通道 MUX3 105 , 并且调整 MUX1 101和 MUX3 105的使能控制信号 SEL5 和 SEL6。
如图 3所示， 16通道模拟模块包括三个多路复用器 MUX1 101、 MUX2 102和 MUX3 105、 放大器 103、 以及 ADC 104。
在图 3中，示出了两个功能、型号相同的集成芯片，即多路复用器 MUX1 101和 MUX3 105。 MUX1 101或 MUX 3 105例如可以用 Analog Device公司 的 ADG508芯片或 MAXIM公司的 MAX358芯片。 MUX1 101和 MUX 3 105 用于转换模拟输入通道。 但本领域技术人员应该理解， 根据不同的输入信号， MUX1 101和 MUX 3 105可以采用具有不同通道数目的多路复用器。 并且， 本领域技术人员应该理解， 多路复用器 MUX1 101和 MUX3 105并不限于此 处列举的几种， 也可以采用现有技术中可用的其他多路复用器。
如图 3所示，模拟通道输入数据 Si输入到 MUX1 101的数据输入端 SO ~ S7和 MUX 3 105的数据输入端 S8 ~ S15。地址选择码 SEL7 ~ SEL9分别输入 到 MUX3 105的地址选择码输入端 A0 ~ A2, 如图 3所示， 其中地址选择码 SEL7输入到 MUX3 105的地址选择码输入端 AO, 地址选择码 SEL8输入到 MUX3 105的地址选择码输入端 A1 , 地址选择码 SEL9输入到 MUX3 105的 地址选择码输入端 A2。 MUX3 105根据输入到 AO ~ A2的地址选择码从 S8 ~ S15中选择一路输出。
与图 1不同， 在图 3中， SEL3仅作为地址选择码输出到 MUX2 102的 地址选择码输入端 AO, 而并不输出到 MUX1 101的使能端 EN。 在图 3中， 使能控制信号 SEL5输出到 MUX1 101的使能端 EN;并且使能控制信号 SEL6 输出到 MUX3 105的使能端 EN。
MUX3 105的输出端 D与 MUX1 101的输出端 D—起输出信号 AI到 MUX2 102的数据输入端 S0B、 S2B和 S3A。
在本发明中， 所有的地址选择码和使能控制信号均可由 CPU通过串行 HC595级联输出控制， 实现非常容易。 本领域技术人员应该理解， 本发明可 采用任何可实现该地址选择码和使能控制信号的现有器件。
同样， 在图 3中， " AI，，代表由地址选择码 SELO ~ SEL2和 SEL7 ~ SEL9 以及使能控制信号 SEL5 ~ 6选择的模拟输入， 并且 "AO" 代表用于采样的 其输出。
表 2是多路复用器 MUX1 101、 MUX2 102和 MUX3 105的真值表， 其 中示出了地址选择码 SELO ~ SEL4和 SEL7 ~ SEL9、使能控制信号 SEL5 ~ 6、 采用通道以及放电的状态。
SEL0 SEL1 SEL2 SEL3 SEL4 SEL5 SEL6 SEL7 SEL8 SEL9 采样通道 放电
0 0 0 1 1 1 0 X X X so 无
0 0 1 1 1 1 0 X X X SI 无
0 1 0 1 1 1 0 X X X S2 无
0 1 1 1 1 1 0 X X X S3 无
1 0 0 1 1 1 0 X X X S4 无
1 0 1 1 1 1 0 X X X S5 无
1 1 0 1 1 1 0 X X X S6 无
1 1 1 1 1 1 0 X X X S7 无
X X X 1 1 0 1 0 0 0 S8 无
X X X 1 1 0 1 0 0 1 S9 无
X X X 1 1 0 1 0 1 0 S10 无
X X X 1 1 0 1 0 1 1 Sll 无
X X X 1 1 0 1 1 0 0 S12 无
X X X 1 1 0 1 1 0 1 S13 无 X X X 1 1 0 1 1 1 0 S14 无
X X X 1 1 0 1 1 1 1 S15 无
X X X 0 1 0 0 X X X REF CI
X X X 0 0 0 0 X X X ov C1、C2 表 2
可以利用地址选择码和使能控制信号 SELx来选择通道转换和放电， x = 0 ~ 9, 从表 2中可以看出：
• 当地址选择码 SEL3=SEL4=1 时， 通过使能控制信号 SEL5和 SEL6 分别启动 MUX1 101和 MUX 3 105并且标准采样模式是有效的。 当
SEL5=1时， MUX1 101通过地址选择码 SEL0-SEL2选择输入通道 S0 ~ S7 的一个； 而当 SEL6=1 时， MUX3 105 通过地址选择码 SEL7-SEL9选择输入通道 S8 ~ S15的一个。并且 MUX2 102将 "ΑΓ 信号转换到输出 "AO"。
* 当地址选择码 SEL3=0时， MUX1 101和 MUX 3 105被禁止并且放电 模式是有效的， 信号 "ΑΓ 连接到 GND; 如果地址选择码 SEL4=1 , 则寄生电容 C1被连接到地用于放电； 如果地址选择码 SEL4=0, 则 寄生电容 C1和 C2都连接到地用于放电。 当 SEL3=0, SEL4=1时， MUX2 102 同时切换到 S2A和 S2B, 同时完成 REF输入校准和 C1 放电两项功能。
图 4示出了图 3的 16通道模拟模块的固件序列控制流程图。如图 4所示： 在步骤 S1 , 根据本发明的 16通道模拟模块转换到标准采样模式并选择 一个通道。即，选择 MUX1 101、 MUX3 105中的一个通道 Si ( i=0 ),而 MUX2 102切换到通道 S3A, 然后由 DB输出。
在步骤 S2, 开始对放大器 103输出的信号执行 AD变换。
在步骤 S3 , 根据本发明的多通道模拟模块转换到放电模式， 并配置 SEL4=0。根据表 2可知， SEL4=0时， MUX1 101、 MUX3 105被禁止（ SEL5= SEL6=0 ), MUX2 102切换到 GND, 并对电容器 C1和 C2都进行放电。
在步骤 S4, 读取步骤 S2的 AD变换结果。
在步骤 S5 ,判断 i是否 = 15 , 即所有通道数据的 AD变换是否执行完毕。 如果 i不等于 15 , 则在步骤 S6切换到标准采样模式并选择下一通道， i=i+l, 即， 转换到通道 Si+1 , 而 MUX2 102切换到通道 S3A, 并由 DB输出。 然后 返回步骤 S2。
如果 i等于 15 , 也即， 所有通道数据的 AD变换都执行之后， 则在步骤 S7结束循环， 转换到放电模式， 并选择 SEL4=1以进行校准。 图 4中的校准 与图 2中的校准步骤一样， 同样， 设计者可以根据产品规格中的实际需要定 义校准持续时间， 例如， 可以将校准持续时间设置为 500us、 1ms等等。
以上参考图 1-图 4对 8通道和 16通道模拟模块设计进行了描述， 但本 领域技术人员应该理解， 结合本发明公开的第一和第二实施例， 可以容易地 将其他多路复用器结合到本发明的 8通道和 16通道模拟模块中， 以实现其他 更多通道模拟模块的设计。
虽然结合目前被认为是最实际和最优的实施例描述了本发明， 但本领域 技术人员应当理解本发明不限于所公开的实施例， 相反， 本发明旨在覆盖所 附权利要求的精神和范畴之内包括的各种各样的修改和等价结构。

Claims

权利要求书
1. 一种多通道模拟模块， 包括：
并联的第一至第 n多路复用器， 第一至第 n多路复用器的每个都具有两 个以上的数据输入端， 用于接收输入数据； 第一至第 n多路复用器的地址选 择码输入端，接收地址选择码以控制从所有数据输入端中选择一路输入数据； 和第一至第 n多路复用器的 n个输出端并联， 用于输出所选的一路数据， 其 中 n为自然数；
第 n+1多路复用器， 具有与第一至第 n多路复用器的输出端连接的第一 输入端； 与地信号连接的第二输入端； 与基准信号连接的第三输入端； 接收 地址选择码的地址选择码输入端； 以及一输出端；
放大器， 具有正信号输入端， 用于接收来自第 n+1多路复用器的输出； 以及连接到放大器的输出端的负信号输入端； 以及
模数转换器， 用于对来自放大器的输出进行模-数变换。
2. 如权利要求 1所述的多通道模拟模块， 进一步包括：
存在于第一多路复用器和第 n+1多路复用器之间的第一寄生电容； 以及 存在于第 n+1多路复用器和放大器之间的第二寄生电容。
3. 如权利要求 2所述的多通道模拟模块，其中第一至第 n多路复用器的 每个具有使能端， 用于接收使能控制信号以启动或禁止第一至第 n多路复用 器的工作。
4. 如权利要求 3所述的多通道模拟模块，其中第 n+1多路复用器通过其 地址选择码选择第一输入端， 多通道模拟模块进入标准采样模式， 通过使能 控制信号启动第一至第 n多路复用器来选择一路输入数据。
5. 如权利要求 4所述的多通道模拟模块，其中第 n+1多路复用器通过其 地址选择码选择第二输入端， 多通道模拟模块进入放电模式， 第一至第 n多 路复用器被禁止， 第一和第二寄生电容都连接到地用于放电。
6. 如权利要求 5所述的多通道模拟模块，其中第 n+1多路复用器通过其 地址选择码选择第三输入端， 第一寄生电容连接到地用于放电， 并对多通道 模拟模块进行校准。
7. 如权利要求 6所述的多通道模拟模块，其中所述地址选择码和使能控 制信号由微处理器生成。
8. 如权利要求 7所述的多通道模拟模块，其中所述第一至第 n多路复用 器具有相同数目的数据输入端。
9. 如权利要求 7所述的多通道模拟模块，其中所述第一至第 n多路复用 器具有不同数目的数据输入端。
10. 一种多通道模拟模块的控制方法， 该多通道模拟模块包括并联的第 一至第 n多路复用器、第 n+1多路复用器、放大器和模数转换器，所述第 n+1 多路复用器具有与第一至第 n多路复用器的输出端连接的第一输入端、 与地 信号连接的第二输入端、 与基准信号连接的第三输入端、 以及接收地址选择 码的地址选择码输入端， 其中 n为自然数， 所述控制方法包括：
a. 第 n+1多路复用器通过其地址选择码选择第一输入端， 多通道模拟模 块进入标准采样模式， 通过使能控制信号启动第一至第 n多路复用器之一来 选择一路数据；
b. 对所选择的一路数据执行模-数变换；
c 第 n+1多路复用器通过其地址选择码选择第二输入端， 多通道模拟模 块进入放电模式， 第一至第 n多路复用器被禁止， 以对第一多路复用器和第 n+1多路复用器之间的第一寄生电容进行放电以及对第 n+1多路复用器和放 大器之间的第二寄生电容进行放电；
d. 读取步骤 b的模-数变换结果；
e. 判断是否已经对第一至第 n 多路复用器中的所有通道的数据执行模- 数变换， 如果存在尚未变换的通道的数据， 则将多通道模拟模块转换成标准 采样模式， 并通过第一至第 n多路复用器之一选择未变换通道中的一路数据 并返回步骤 b;
f. 如果不存在未变换的通道的数据， 则第 n+1多路复用器通过其地址选 择码选择第三输入端， 第一寄生电容连接到地用于放电， 并对多通道模拟模 块进行校准。
11. 如权利要求 10所述的多通道模拟模块的控制方法，其中所述地址选 择码和使能控制信号由微处理器生成。
12. 如权利要求 11所述的多通道模拟模块的控制方法，其中所述第一至 第 n多路复用器具有相同数目的数据输入端。
13. 如权利要求 11所述的多通道模拟模块的控制方法，其中所述第一至 第 n多路复用器具有不同数目的数据输入端。
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