CN101226918A - 芯片封装基板及其封装结构 - Google Patents

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Abstract

本发明提供一种芯片封装基板及其封装结构。该芯片封装基板包含：复数个导电连接垫，一绝缘层以及一导电焊垫；于其芯片封装结构中，运用芯片承载区下的空间，使金属线路的焊线区部分内缩于芯片承载区下且凸出于封装体，于其后第二层级电子封装时可增加凸块型表面黏着技术的信赖度。通过本发明，于基板制造时，通过衬底上缓冲层的使用，衬底可直接回收再次使用，从而有效降低成本。

Description

芯片封装基板及其封装结构
技术领域
本发明关于一种半导体芯片封装架构，特别关于一种将部分用于表面黏着技术中的焊线区移至芯片承载区下方，可大幅减少封装体面积的封装基板及其封装结构。
背景技术
芯片封装是在建立IC元件的保护与组织架构，其目的主要是提供芯片承载与架构保护的功能，以防止在取置的过程中外力或其它物理性质的破坏和化学性质的侵蚀、确保能量的传递路径与芯片的信号分布、避免信号延迟的产生而影响系统运作及提供散热的途径。由于目前各种高效能的电子产品不断推陈出新，且产品的外型设计均走向小且薄的趋势，例如网络通讯产品(mobile phone，PHS，GPS)、信息产品(PDA，携带式信息家电(IA，InformationAppliance)，电子书)、消费性电子产品(电子字典，掌上型电子游戏机，股票机，读卡机)、甚至化学医疗产品或汽车电子工业都朝向体积小的系统。因此电子封装的技术也须随之朝轻、薄、短、小的方向发展。
就芯片封装的技术而言，每一颗由晶片切割所形成的裸片(die，台湾称为裸晶片)，例如以导线接合(wire bonding)或覆晶接合(flip chip bonding)等模式配置于一承载具(carrier)的表面，其中承载具例如导线架(lead frame)或基板(substrate)，而芯片的有源表面(active surface)则具有多个接合焊垫(pad)使得芯片得以通过承载具的传输线路及接点而与外部的电子装置形成电性连通。之后，再形成一封胶材料将芯片及导线加以包覆，如此即完成一芯片封装架构。
参照图1，为目前以导线架为封装基材的芯片封装的结构示意图。一芯片承载具，例如导线架，为一金属板经过光刻胶涂布后藉光刻刻蚀工艺所定义出其上的图案化金属线路110，于图案化线路上可进行表面处理形成金属表面处理层(图上未示)，例如镀锡、银或镍金层。图案化金属线路110上包含金属座(die paddle)120，于金属座120上依序设置黏着层130与芯片140。芯片140通过复数条导线142电性连接至图案化金属线路110上。之后，再覆以一塑封材料(molding compound)144将芯片140、导线142与图案化金属线路110包覆于其内。暴露于塑封材料144外的图案化金属线路110表面则可进行一表面处理程序，形成一金属表面处理层150，如镀锡、银或镍金层。由上述结构所塑封完成的封装成品，由其二维平面之上向下俯视，其构造为图案化线路外露于芯片承载垫之外，并间隔着芯片通过导线电性连接至图案化线路的间距。
虽然传统利用金属导线架进行芯片安装及打线的封装工艺具有价格低廉及散热良好的优点，而以多层压合板辅以其底部呈阵列式排列的锡球作为引脚，具有在相同尺寸面积下，引脚数可以变多封装面积可较为缩小的优点。但因现今的电子零件皆朝向制作体积小、高密度发展，因此传统以导线架与多层压合板为基材进行芯片安装，受限于其基材的组成使整体封装的体积在缩小化的过程仍有其限制。
发明内容
为了解决上述问题，本发明目的之一在于提供一种半导体芯片封装基板及其封装结构，于其芯片封装结构中，运用芯片承载区下的空间，使金属线路的焊线区部分内缩于芯片承载区下，大幅减少封装体面积，使其逼近晶片芯片尺寸封装(wafer level package)的面积，通过缩短芯片上电性接点至焊线垫的间距，以达到晶片封装薄小化的目的。
本发明的另一目的在于提供一种半导体芯片封装基板及其封装结构，依照现有的压合基板(laminate substrate)的封装流程制作，可于同一批流程中获得较多的单位封装产出量，并节省制作成本。
本发明的另一目的在于提供一种半导体芯片封装基板及其封装结构，于其芯片封装结构中，运用芯片承载区下的空间，使金属线路的焊线区部分内缩于芯片承载区下且凸出于封装体，于其后第二层级电子封装时可增加凸块型(bump type)表面黏着技术的信赖度。
本发明的另一目的在于提供一半导体芯片封装基板及其封装结构，于其芯片封装工艺中，用于制造芯片基板的衬底可回收重复使用，大幅降低制造成本。
为了达到上述目的，本发明一实施例的芯片封装基板包括：复数个导电连接垫，彼此间隔地设置，其中两两导电连接垫间的一距离小于一芯片承载区；一绝缘层，其中绝缘层有一下表面接触于导电连接垫的一上表面，并暴露出导电连接垫的部分的上表面，其中绝缘层与导电连接垫构成至少一凹穴；以及一导电焊垫，设置于导电连接垫外露的上表面上。
为了达到上述目的，本发明一实施例的芯片封装结构包含：复数个导电连接垫，彼此间隔地设置，其中两两导电连接垫间的一距离小于一芯片承载区；一绝缘层，其中绝缘层有一下表面接触于导电连接垫的一上表面，并暴露出导电连接垫的部分上表面，其中绝缘层与导电连接垫构成至少一凹穴；一导电焊垫，设置于导电连接垫外露的上表面上；一芯片，设置于绝缘层上的芯片承载区；一导电连接结构，用以电性连接芯片与导电焊垫；以及一塑封材料，包覆芯片与导电连接结构。
综上所述，通过本发明的一半导体芯片封装基板的制造方法，于其芯片封装工艺中，用于制造芯片基板的衬底可回收重复使用，大幅降低制造成本。
附图说明
图1为根据目前以导线架为封装基材的芯片封装的结构剖面示意图；
图2A、图2B、图2C及图2D为根据本发明概念实施的封装基板的剖面示意图；
图3A、图3B、图3C及图3D为根据本发明概念实施的封装基板的剖面示意图；
图4为根据图3A的封装基板实施芯片封装的结构剖面示意图；
图5为根据图3A的封装基板实施CMOS感测芯片封装的结构剖面示意图；
图6、图7与图8为根据图3B的封装基板实施覆晶芯片封装的结构剖面示意图；
图9A、图9B、图9C、图9D与图9E为根据本发明的一实施例的芯片封装基板与芯片封装结构的制造流程的剖面结构示意图。
主要元件符号说明：
导电连接垫    10     金属座           12
导电焊垫      14     导电线           16
锡球          18     导电凸块         19
绝缘层        20     黏着层           22
凹穴          30     芯片             40
塑封材料      42     表面金属层       50
黏着层        60     上盖基板         62
空穴          64     衬底             100
缓冲层        102    图案化金属线路   110
金属座        120    黏着层           130
芯片          140    导线             142
塑封材料      144    金属表面处理层   150
芯片承载区    A
具体实施方式
以下通过数个不同的实施例来说明本发明的封装基板架构，及利用此衬底所制作完成的芯片封装元件。
图2A、图2B、图2C及图2D为根据本发明的不同实施例说明用于芯片封装的封装基板的结构剖面示意图。如图2A所示，于本实施例中，封装基板具有复数个导电连接垫10间隔地设置，两两导电连接垫10间的一距离小于一芯片承载区A。一绝缘层20其一下表面接触两端导电连接垫10的一上表面，并暴露出两端导电连接垫10部分的上表面，位于两端外侧。其中，绝缘层20与两端导电连接垫10构成一凹穴30。一导电焊垫14设置覆盖于两端导电连接垫10位于两端外侧所暴露出的部分上表面上，以作为电性传递的接点。于两端导电焊垫14间的绝缘层区域内设置为一芯片承载区域A，其中两端导电连接垫10间的一距离小于芯片承载区A。于一实施例中，如图2B所示，不同于图2A，于本实施例中，绝缘层20所暴露出两端导电连接垫10部分的上表面，由两端外侧向内缩，绝缘层20包围导电连接垫10，即导电焊垫14的位置挪向导电连接垫10内侧。参照图2C，于一实施例中，与图2A不同之处，首先，于两端导电连接垫10形成时，同时形成一金属座12。此金属座12的尺寸小于后续需承载的芯片尺寸。其次，绝缘层20于金属座12的对应上方暴露出金属座12的一上表面。于本实施例中，绝缘层20、导电连接垫10与金属座12构成复数个凹穴30。另一实施例中，参照图2D，则是将图2C中的导电焊垫14往导电连接垫10内侧放置。于上述实施例中所提到的导电连接垫10为金属引脚。
接续上述说明，图3A、图3B、图3C及图3D为根据本发明不同实施例说明用于芯片封装的封装基板的结构剖面示意图。参照图3A，与图2A相异之处在于本实施例中，导电连接垫10的下表面，即不与绝缘层20及导电焊垫14相衔接的面形成一表面金属层50，例如镀锡、银或镍金等，作为封装元件对外传输电性的接点。另一实施例中，参照图3B，则是将图3A中的导电焊垫14往导电连接垫10内侧放置。参照图3C，与图2C相异之处在于本实施例中，导电连接垫10的一下表面，即不与绝缘层20及导电焊垫14相衔接的表面，形成表面金属层50，作为封装元件对外传输电性的接点。参照图3D，则是将图3C中的导电焊垫14往导电连接垫10内侧放置。
接着，请参阅图4所示，为根据图3A的封装基板说明实施芯片封装的结构剖面示意图。如图所示，除了图3A中的芯片封装基板外，一芯片40设置于绝缘层20上的芯片承载区。一导电垫性连接结构，如导电线16用以电性连接芯片40与导电焊垫14。此外，还包含一黏着层22，例如导电胶或绝缘胶，设置于芯片40与绝缘层20之间。此外，一塑封材料42则包覆芯片40与导电连接结构。
图5为根据图3A的封装基板说明应用于CMOS感测芯片封装的结构剖面示意图。如图5所示，除了图4的构造外，还包含一黏着层60位于塑封材料42与上盖基板62之间，上盖基板62为玻璃、陶瓷或金属。其中因应CMOS传感器芯片所需，可移除于芯片40对应的上方位置的塑封材料42与黏着层60，以形成一空穴64。根据上述，芯片40与导电连接垫10呈上下部分重叠的一位置关系，即导电连接垫10之间的距离小于芯片承载区。接续上述说明，参照图5，于一实施例中，于芯片40，如压力感测芯片，对应于上盖基板62的表面上还可设置一胶体层(图上未示)。可以理解的，上述各实施例的芯片封装基板也可使用图2A或图2B中所示的无金属座的封装基板以及图3C或图3D中具有金属座的封装基板，于此不再赘述。
图6、图7与图8为根据图3B的封装基板说明实施覆晶芯片封装的结构剖面示意图。如图6所示，于本实施例中，芯片40与绝缘层20之间不需黏着层，仅以导电球18，例如锡球，固定芯片40且电性连接至导电焊垫14，再以塑封材料42包覆上述结构。参照图7，于另一实施例中，与图6所述的结构不同之处，在于其塑封材料42仅包覆至与芯片40的上表面齐平，使芯片40上表面外露。参照图8，于又一实施例中，与图6相异之处在于以导电凸块19，例如金凸块，取代图6中的导电球18。可以理解，上述各实施例的芯片封装基板也可使用图2A或图2B中所示的无金属座的封装基板以及图3C或图3D中具有金属座的封装基板，于此不再赘述。
图9A、图9B、图9C、图9D与图9E为根据本发明的一实施例说明制造一芯片封装基板与实施芯片封装制造流程的剖面结构示意图。如图9A所示，首先提供一衬底100。之后，于衬底100上形成一缓冲层102，其中此缓冲层102具有一图案于其上。接着，如图9B所示，形成复数个导电连接垫10于该缓冲层102的图案内，使导电连接垫10彼此间隔地设置，其中导电连接垫10间的一距离小于一芯片承载区。下一步，形成一绝缘层20于缓冲层102与导电连接垫10上，其中绝缘层20暴露出导电连接垫10的部分的上表面。然后，如图9C所示，形成一导电焊垫14覆盖于导电连接垫10外露的上表面上。如此，即可得到如图2B所示的芯片封装基板结构。接下来，如图9D所示，设置一芯片40于绝缘层20上的芯片承载区，其中一黏着层22形成于芯片40与绝缘层20之间。之后，形成一导电连接结构，如导电线16，用以电性连接芯片40与导电焊垫14。另外，如图9E所示，利用一塑封材料42包覆芯片40与导电连接结构。此外，移除衬底100与缓冲层102。之后，于导电连接垫10的下表面，即不与绝缘层20及导电焊垫14相衔接的面形成一表面金属层50，例如镀锡、银或镍金等，作为封装元件对外传输电性的接点。另外，可以理解的，上述实施例的所提及制造一芯片封装基板与实施芯片封装制造流程也可应用于制造图2A或图2B中所示的无金属座的芯片封装基板以及图3C或图3D中具有金属座的芯片封装基板。仅须于形成缓冲层102与绝缘层20时，针对所需要的布局，如金属座的有无或导电焊垫位置，作图案化的变化即可。缓冲层102的材质会与衬底100，绝缘层20与导电连接垫10产生良好键结。
于本发明的制造方法，缓冲层102的材质可为如聚四氟乙烯、树脂或金属铬(Cr)。缓冲层102利用黏贴方式、压合、印刷、喷涂、旋转涂布、蒸发、无解电镀或电镀法形成。如此，由于缓冲层102的保护，移除的衬底100可直接回收再次进行芯片封装基板的制作。以往，于芯片封装工艺中所使用的衬底多使用一次即淘汰，故本发明通过重复使用衬底，可大大降低芯片封装制造的成本。
综合上述，本发明通过运用芯片承载区下的空间，使金属线路的焊线区部分内缩于芯片承载区下，大幅减少封装体面积，使其逼近晶片芯片尺寸封装(wafer level package)的面积，藉缩短芯片上电性接点至焊线垫的间距，以达到晶片封装的薄小化。另外，仅依现有的压合基板(laminate substrate)的封装流程制作，可于同一批流程中获得较多的单位封装产出量，并节省制作成本。尤其，金属线路的焊线区部分内缩于芯片承载区下且凸出于封装体，于其后第二层级电子封装时可增加凸块型(bump type)表面黏着技术的信赖度，且其基板厚度比现有导线架或衬底薄。于本发明的芯片封装基板的工艺与其芯片封装过程中，用于制造芯片基板的衬底可回收重复使用，大幅降低制造成本。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以此限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (16)

1.一种芯片封装基板，其特征在于，所述芯片封装基板包含：
复数个导电连接垫，彼此间隔地设置，其中两两所述导电连接垫间的一距离小于一芯片承载区；
一绝缘层，其中所述绝缘层有一下表面接触于所述导电连接垫的一上表面，并暴露出所述导电连接垫的部分的所述上表面，其中所述绝缘层与所述导电连接垫构成至少一凹穴；以及
一导电焊垫，设置于所述导电连接垫外露的所述上表面上。
2.根据权利要求1所述的芯片封装基板，其特征在于，位于所述导电连接垫间，设置一金属座，且所述金属座的尺寸小于芯片的尺寸。
3.根据权利要求2所述的芯片封装基板，其特征在于，所述绝缘层暴露出所述金属座的一上表面。
4.根据权利要求1所述的芯片封装基板，其特征在于，还包含一表面金属层位于所述这些导电连接垫的一下表面上。
5.根据权利要求1所述的芯片封装基板，其特征在于，所述导电连接垫为一金属引脚。
6.一种芯片封装结构，其特征在于，所述芯片封装结构包含：
复数个导电连接垫，彼此间隔地设置，其中两两所述导电连接垫间的一距离小于一芯片承载区；
一绝缘层，其中所述绝缘层有一下表面接触于所述导电连接垫的一上表面，并暴露出所述导电连接垫的部分的所述上表面，其中所述绝缘层与所述导电连接垫构成至少一凹穴；
一导电焊垫，设置于所述导电连接垫外露的所述上表面上；
一芯片，设置于所述绝缘层上的所述芯片承载区；
一导电连接结构，用以电性连接所述芯片与所述导电焊垫；以及
一塑封材料，包覆所述芯片与所述导电连接结构。
7.根据权利要求6所述的芯片封装结构，其特征在于，位于所述导电连接垫间，设置一金属座，且所述金属座的尺寸小于芯片的尺寸。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述绝缘层暴露出所述金属座的一上表面。
9.根据权利要求6所述的芯片封装结构，其特征在于，还包含一表面金属层位于所述这些导电连接垫的一下表面上。
10.根据权利要求6所述的芯片封装结构，其特征在于，所述导电连接垫为一金属引脚。
11.根据权利要求6所述的芯片封装结构，其特征在于，还包含一黏着层于所述芯片与所述绝缘层之间。
12.根据权利要求6所述的芯片封装结构，其特征在于，所述塑封材料暴露出所述芯片的一上表面。
13.根据权利要求12所述的芯片封装结构，其特征在于，还包含一黏着层位于所述塑封材料上，且一上盖基板覆盖于所述黏着层上及位于所述芯片的所述上表面上。
14.根据权利要求6所述的芯片封装结构，其特征在于，所述导电连接结构为一导电线。
15.根据权利要求6所述的芯片封装结构，其特征在于，所述导电连接结构为一金凸块。
16.根据权利要求6所述的芯片封装结构，其特征在于，所述导电连接结构为一锡球。
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