CN101174626A - 半导体集成电路及其制造方法 - Google Patents

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bus
integrated circuit
semiconductor integrated
power transistor
metal
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English (en)
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深水新吾
锅岛有
胜山隆
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • H01L2924/20755—Diameter ranges larger or equal to 50 microns less than 60 microns

Abstract

本发明提供一种半导体集成电路，包括：形成在半导体基板上的功率晶体管；形成在功率晶体管的正上方，作为功率晶体管的第一电极和第二电极起作用的多个第一金属图案和多个第二金属图案；与多个第一金属图案中对应的第一金属图案电连接的多个第一总线；与多个第二金属图中对应的第二金属图案电连接的多个第二总线；在多个第一总线和多个第二总线上分别设置一个接触焊盘。

Description

半导体集成电路及其制造方法
技术领域
本发明涉及半导体集成电路及其制造方法，特别是涉及有效利用POE(Pad on Element)技术，即在半导体器件的正上方设置焊盘的技术，具有在有源的电路区域的正上方能实施引线接合的构造的功率集成电路及其制造方法。
背景技术
近年，在信息技术扩展的同时，作为计算机、信息存储装置、移动电话、便携式相机等电子设备的能力，高速化和低耗电化的要求正在高涨。
大幅度对这些电子设备的性能带来影响的器件中有电源、电机驱动器、以及音频放大器等基干半导体电子器件，作为对这些半导体电子器件的性能大幅度带来影响的集成电路，有内置功率器件的功率集成电路。因此，作为构成功率集成电路的半导体元件的性能，更高速化和低耗电化的要求正在强烈起来。
可是，作为一般的市场的要求，除了所述高速化和低耗电化，还希望功率器件和电路特性的大幅度改善，并且对于通过向有源电路区域的正上方的引线和焊锡球的接合的形成，能以低成本并且可靠形成的构造和方法，存在很多的需要，提出了各种提案。
这里，首先，简单说明POE技术，即在半导体器件正上方设置焊盘的技术出现之前的以往的技术。
焊盘和外部的引线框的连接构件是接合线。作为接合线中使用的材料，列举纯粹或合金的金、铜和铝。把金作为材料使用时，一般使用的接合线的直径是约20～50μm的范围，在焊锡球接合中，一般把球安装在芯片上。因此，在焊接作业时，由于焊接毛细管(bonding capillary)，把球压扁成典型的钉头形状时，为了固定球，焊盘的面积必须足够大。自由状态下的球的直径是引线直径的约1.2～1.6倍是典型的，所以接触焊盘的形状依存于工艺参数，必须是约50×50μm～150×150μm的范围的正方形。此外，如果连接构件是焊锡球，球直径是约0.2～0.5mm的范围是典型的，必须是具有接触焊盘的直径约为0.3～0.7mm的范围的面积的形状。须指出的是，这里，焊锡球这一表述并不意味着焊锡接点一定是球状，也可以是半球、半圆顶、切断的圆锥状或一般的突起等各种形状。正确的形状依存于堆积技术、回流技术、以及材料组成。
此外，接触焊盘一般沿着芯片的周围配置为本质上是直线的排列，消耗大面积的“硅资产”(芯片在压倒性地用硅半导体材料形成的基板上制作)。在最近的半导体集成电路中，需要数量很多的接触焊盘，该数量仅仅在接地连接和功率连接上就常常达到数百。如果进一步包括信号连接，则需要比1000个更多的接触焊盘，大量牺牲贵重的硅资产。
此外，从跨数年的经验可知，引线接合的工艺对金属和电介质的下侧的层产生相当大的应力。该原因是焊接毛细管的冲击(压扁金属球，形成钉头接点)、焊接毛细管和金属球的超声波振动的频率和能量(突破露出的金属层的表面的氧化铝膜)、以及工艺(开始金/铝焊接的金属间化合物的形成)的时间和温度。为了避免由于引线接合的工艺中的应力、多探针试验和装配后的器件动作中所作用的应力，而在接合焊盘下的层产生破裂或坑的危险性，在这数年间确立起禁止在接合焊盘之下的区域配置电路构造，并且避免使用容易破坏、机械上脆弱的电介质材料的这种关于半导体集成电路的布局的设计规则。因此，仅仅设置接合焊盘也需要很多的硅资产。
在这样的背景下，对功率器件和电路特性的大幅度改善、通过向有源电路区域的正上方的引线和焊锡球的结合的形成而能以低成本并且可靠的构造和方法的要求强烈起来，并且如上所述，对半导体集成电路的高速化和低耗电化的要求越来越强烈。
-半导体集成电路的高速化-
首先，对半导体集成电路的高速化成为障碍的是MOS晶体管自身的延迟和位于其上层的布线引起的布线延迟。以往，通过缩短栅极长度的微细化技术，能降低MOS晶体管自身的延迟，但是随着MOS晶体管自身的延迟减小，布线延迟的问题变得显著。
因此，为了减小布线间延迟，在夹在布线间的绝缘膜中采用介电常数低的绝缘膜(低介电常数膜)。可是，实现介电常数3.0以下的低介电常数膜与以往采用的氧化硅膜相比，机械强度大幅度下降，所以在担负半导体集成电路的电路形成的扩散工序结束后的担负半导体集成电路的封装的组装工序，特别是在引线接合工序中成为问题。
具体而言，层间绝缘膜的机械强度不充分，所以，如果在搭载在半导体集成电路上的焊盘上进行引线接合，引线接合的冲击负荷就通过焊盘传递给焊盘正下方的层间绝缘膜，使层间绝缘膜大幅度变形。结果，使层间绝缘膜发生破裂，成为焊盘的剥离或层间绝缘膜的剥离引起的可靠性不良的原因。此外，近年，如上所述，为了缩小半导体元件的尺寸，降低成本，开发在构成有源电路区域的晶体管上设置焊盘的半导体元件。这时，如果对布线间和层间绝缘膜使用机械强度低的低介电常数膜，就会由于引线接合的冲击，导致低介电常数膜变形，变得容易对晶体管传递冲击，从而给晶体管带来损害，引起品质不良。
而在专利文献1(专利第2974022号公报)中，在焊盘的正下方，夹着层间绝缘膜形成金属层，用过孔连接该金属层和焊盘，金属层挡住由引线接合对层间绝缘膜作用的冲击，并且过孔阻挡由于该冲击，金属层要向冲击的作用方向变形的趋势。在专利文献1中，具有补充形成在焊盘正下方的层间绝缘膜的机械强度下降的焊盘构造，控制引线接合引起的对晶体管的损害。
可是，采用铜作为金属层时，用嵌入式工艺(damascene process)形成铜布线，但是把铜电解电镀后，为了电镀的铜的平坦化而进行的化学机械研磨(CMP：Chemical Mechanical Polishing)，具有柔软的性质的铜图案如果其面积大面积化，其中央部就被削弱，产生膜厚变得非常薄的凹陷。进而，为了在下层形成微细的过孔图案，而把金属层的膜厚薄膜化，如果铜图案的面积大面积化，就会产生通过CMP把铜完全削去的部分。
这点在上述的专利文献1中，在第二层的金属层，即在铜的形成时发生上述现象。如果铜图案的中央部变薄，出现铜被完全削去的部分，层间绝缘膜受到的引线接合的冲击就会增大，发生破裂的可能性从而增大。
而在专利文献2(专利第3725527号)中提供对焊盘正下方的绝缘膜和晶体管，能防止引线接合引起的损害的焊盘构造。即专利文献2的半导体器件具有由导电层构成的第一电极、形成在第一电极上的导电层构成的外部连接电极、以及在第一电极的下部通过通孔与第一电极连接的至少一层第二电极，在第二电极的周边部具有多个凸形状。
通过采用用过孔连接由所述最上层金属和层间绝缘膜夹着的金属层(以下，称作下层金属)的构造，能防止由于引线接合的冲击，在焊盘正下方的布线间和层间的绝缘膜中采用的低介电常数膜的变形或破裂的发生。即对引线接合的冲击，最上层金属被下层金属阻挡，所以即使受到引线接合的冲击，也不变形。结果，抑制传递给焊盘正下方的层间绝缘膜即低介电常数膜的引线接合的冲击，能防止低介电常数膜的变形和破裂的发生。
为了防止下层金属的大面积化引起的CMP的凹陷，在下层金属的周边部设置很多的凸起形状，下层金属的表面积扩大，与绝缘膜的紧贴性提高，从而减少引线接合的冲击引起的对晶体管的损害，并且能防止在层间绝缘膜发生破裂。
如上所述，如果根据专利文献2采用的焊盘构造，就能够防止对焊盘正下方的绝缘膜和晶体管的接合引起的损害，进而对半导体集成电路的高速化做出贡献。
-半导体集成电路的低耗电化-
虽然成为半导体集成电路的低耗电化的障碍，但是有效利用微细化MOS工艺，有效利用半导体制品的芯片面积，尽可能减小芯片面积，实现内置功率器件的功率集成电路。在该功率集成电路中，以低耗电化的目的驱动功率器件时，通常采用脉宽调制(PWM)驱动的技术。在该PWM驱动中，减小功率器件的导通电阻是与低耗电化有关的重要的工艺技术。
在专利文献3(US20020011674A1)中提出有效利用POE技术，尽可能减小功率器件的导通电阻的以往的关联技术。即在有源电路区域的正上方能实施引线接合的功率集成电路，在该功率集成电路中，有效利用POE技术，在与功率晶体管的电极连接的总线的正上方配置多个接触焊盘，通过接合线连接多个接触焊盘和引线框。据此，从连接构件到电极的电阻值和电流路线最小化，能改善功率晶体管的电特性。
图15表示专利文献3中记载的半导体集成电路的一部分的概略平面图和电路图。
如图15的平面图所示，在IC芯片1内形成功率晶体管的有源区2，在该有源区2上形成由金属片构成，与全部源电极连接的第一总线3、以及与全部漏极连接的第二总线4。在第一总线3和第二总线4上分别设置3个接触焊盘5，与各总线共通连接。第一总线3上的3个接触焊盘5与第二总线4上的3个接触焊盘5彼此左右对称地配置。设置连接各接触焊盘5和外部的引线框7的接合线6。
图15所示的电路图，示意出了通过在功率晶体管上配置向引线框7的连接构件而带来的关于功率晶体管动作的电特征。须指出的是，在电路图中表示了晶体管自身的源漏极间电阻Rs、总线上的扩展电阻(总线电阻)Rn10、Rn20、Rn30、以及各种引线电阻Rb10、Rb20、Rb30。
如图15所示，从引线框7观察的电路，成为在引线框7上并联的3个接合线6的引线电阻Rb10、Rb20、Rb30上分别串联总线电阻Rn10、Rn20、Rn30，再连接晶体管自身的源漏极间电阻Rs的电阻电路。总线电阻Rn(10～30)分别与各种引线电阻Rb(10～30)串联，结果，总线电阻Rn(10～30)和引线电阻Rb(10～30)彼此并联，由源漏极间电阻Rs、总线电阻Rn(10～30)和引线电阻Rb(10～30)构成的全体的电阻减少。即能削弱与源漏极间电阻Rs、总线电阻Rn(10～30)和引线电阻Rb(10～30)关联的电压下降、以及对应的降偏压效果，所以能改善晶体管特性。
可是，如专利文献3所示，在有源电路区域部分的正上方能实施引线接合的功率集成电路中，为了把从连接构件到电极的电阻值和电流路线最小化，在功率晶体管的源极上连接的总线和漏极上连接的总线的各自一个总线上，分布配置多个接触焊盘使其位于功率晶体管的正上方。
因此，在功率晶体管中流通大电流时，连接在功率晶体管的电极上的总线与多个接触焊盘都相连接，所以存在根据功率器件(例如功率NPN晶体管等)的种类，按照与电极连接的总线的布局，在功率晶体管中产生电流集中，带来损害，损害半导体集成电路的可靠性的问题。
发明内容
鉴于以上说明，本发明的目的在于，使流到功率晶体管的电流路线明确，并且实现功率晶体管中流通的电流的最优化，从而降低对功率晶体管的损害或压力，提供可靠性优异的半导体集成电路及其制造方法。
为了实现所述的目的，本发明的一个方案的半导体集成电路包括：形成在半导体基板上的集成化的功率晶体管；形成在功率晶体管上的层间绝缘膜；由形成在层间绝缘膜中且在功率晶体管的正上方的第一金属层构成，作为功率晶体管的第一电极起作用的多个第一金属图案；由第一金属层构成，作为功率晶体管的第二电极起作用的多个第二金属图案；由形成在层间绝缘膜中且在第一金属层的正上方的第二金属层构成，与多个第一金属图案中对应的第一金属图案电连接的多个第一总线；以及由第二金属层构成，与多个第二金属图中对应的第二金属图电连接的多个第二总线；在多个第一总线和个第二总线上，分别设置有一个接触焊盘。
如果根据本发明的一个方案的半导体集成电路，则通过在多个第一总线和多个第二总线上设置一个接触焊盘，分割功率晶体管的电流路线，因此能够一边回避向功率晶体管的电流集中引起的损害或压力，一边能使流到各功率晶体管的电流路线明确，并且实现流到各功率晶体管的电流的最优化，能提高作为全体的功率晶体管的电流允许值。结果，能实现可靠性优异的半导体集成电路。
在本发明的一个方案的半导体集成电路中，优选多个第一总线分别具有彼此相同的表面积，多个第二总线分别具有彼此相同的表面积。
如果这样，ESD能量就按多个第一总线和多个第二总线的数量的比例分散，所以与各功率晶体管有关的ESD能量的峰值就按该比例下降。因此，能提高功率晶体管的ESD耐受量，能进一步提高半导体集成电路的可靠性。
在本发明的一个方案的半导体集成电路中，优选多个第一总线分别具有彼此不同的表面积，多个第二总线分别具有彼此不同的表面积。
如果这样，就能实现接合线的引线长度的尺寸设计、各功率晶体管的尺寸设计、各总线的尺寸设计，使得各功率晶体管中电流密度变得均匀，能实现各功率晶体管自身的负荷的均匀化。
在本发明的一个方案的半导体集成电路中，功率晶体管优选按照与多个第一总线和多个第二总线分别对应的方式，被分散层分割为多个。
如果这样，就难以发生锁住和寄生等误动作，能进一步提高半导体集成电路的可靠性。
在本发明的一个方案的半导体集成电路中，优选俯视下，功率晶体管的尺寸具有接触焊盘的各尺寸以上的大小。
如果这样，则俯视下，在形成有横向配置的功率晶体管的区域内包含排列在功率晶体管上的接触焊盘、从该接触焊盘向功率晶体管分散并且主要供给垂直方向的电流的机构、以及用于将电源连接到各接触焊盘的机构。通过这样排列对功率晶体管的正上方进行功率供给的接触焊盘，能降低由电路设计全体消耗的硅面积，能削减IC芯片的成本。即能实现IC芯片的省面积化，并且实现IC芯片的低成本化。
在本发明的一个方案的半导体集成电路中，优选俯视下，各接触焊盘包含在形成有功率晶体管的区域内。
如果这样，就与上述同样，能降低电路设计全体所消耗的硅面积，能削减IC芯片的成本。即能实现IC芯片的省面积化，并且实现IC芯片的低成本化。
在本发明的一个方案的半导体集成电路中，优选俯视下，各接触焊盘分别从形成有功率晶体管的区域内，一部分突出。
如果这样，就能一边防止接合线的接触引起的输出之间短路，一边实现IC芯片的省面积化和低成本化。
在本发明的一个方案的半导体集成电路中，优选俯视下，各接触焊盘分别从形成有功率晶体管的区域内，全部突出。
如果这样，就能一边防止接合线的接触引起的输出之间短路，一边实现IC芯片的省面积化和低成本化。
在本发明的一个方案的半导体集成电路中，功率晶体管是DMOS晶体管时，能降低导通电阻，实现高速化和低耗电化。
在本发明的一个方案的半导体集成电路中，功率晶体管是绝缘栅双极性晶体管。
在本发明的一个方案的半导体集成电路中，功率晶体管是CMOS晶体管时，能降低导通电阻，实现高速化和低耗电化。
在本发明的一个方案的半导体集成电路中，功率晶体管是双极性晶体管时，难以产生锁住和寄生的误动作，可靠性提高。
在本发明的一个方案的半导体集成电路中，半导体基板是SOI基板时，成为完全绝缘分离，所以难以产生锁住和寄生的错误动作，可靠性提高。
在本发明的一个方案的半导体集成电路中，半导体基板是外延型基板时，功率晶体管的电流能力提高。
在本发明的一个方案的半导体集成电路中，优选接触焊盘各自的厚度是多个第一总线以及多个第二总线各自厚度的2倍以上。
如果这样，能够实现基于功率晶体管的导通电阻的降低的高速化和低耗电化，并且吸收引线接合时的应力，降低破裂的发生。
在本发明的一个方案的半导体集成电路中，优选接触焊盘和第一总线或第二总线的连接通过单一的过孔进行。
如果这样，就能降低功率晶体管的导通电阻，所以能实现高速化和低耗电化。
在本发明的一个方案的半导体集成电路中，优选单一过孔的口径为50μm以上。
在本发明的一个方案的半导体集成电路中，优选接触焊盘和第一总线或第二总线的连接通过多个的过孔进行。
如果这样，就能吸收引线接合时的应力，能降低破裂的发生。
在本发明的一个方案的半导体集成电路中，如果多个第一总线和多个第二总线，按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次增大的方式形成，就能实现各功率晶体管自身的负荷的均匀化。在允许电流值比功率晶体管中流通的大电流还大时是有用的。
在本发明的一个方案的半导体集成电路中，如果多个第一总线和多个第二总线，按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次减小的方式形成，则对接合线长度引起的电阻成分也加以考虑，在总线的尺寸设计中灵活应用，能调整分割后的总线的面积尺寸。因此，因此能够按照设定从引线框观察的各接合线的电阻成分和各功率晶体管的元件电阻和总线电阻成分的合成电阻值，使得各功率晶体管中电流密度变得均匀的方式，实现接合线的引线长度和各功率晶体管的尺寸设计和总线设计，能实现各功率晶体管自身的单位面积的发热量的均匀化。
在本发明的一个方案的半导体集成电路中，优选还具有安装在各接触焊盘上的连接构件。
本发明的一个方案的半导体集成电路的制造方法包括：形成集成在半导体基板上的功率晶体管的工序；在功率晶体管上形成第一层间绝缘膜的工序；在功率晶体管的正上方，隔着第一层间绝缘膜堆积了第一金属层之后，通过对该第一金属层进行构图，形成作为功率晶体管的第一电极起作用的多个第一金属图案和作为功率晶体管的第二电极起作用的多个第二金属图案的工序；在第一层间绝缘膜上，按照覆盖多个第一金属图案和多个第二金属图案的方式，形成第二层间绝缘膜的工序；在第一金属层的正上方隔着第二层间绝缘膜堆积了第二金属层之后，通过对该第二金属层进行构图，形成与多个第一金属图案中对应的第一金属图案电连接的多个第一总线和与多个第二金属图案中对应的第二金属图案电连接的多个第二总线的工序；在第二层间绝缘膜上，按照覆盖多个第一总线和多个第二总线的方式，形成第三层间绝缘膜的工序；在第三层间绝缘膜上，形成分别露出多个第一总线和多个第二总线的多个开口部的工序；以及在多个开口部中分别露出的多个第一总线和多个第二总线上，分别设置一个接触焊盘的工序。
如果根据本发明的一个方案的半导体集成电路的制造方法，就能实现产生上述的效果的一个方案的半导体集成电路。
在本发明的一个方案的半导体集成电路的制造方法中，多个第一总线和多个第二总线，分别按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次增大的方式形成。
在本发明的一个方案的半导体集成电路的制造方法中，多个第一总线和多个第二总线，分别按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次减小的方式形成。
在本发明的一个方案的半导体集成电路的制造方法中，多个第一总线分别具有彼此相同的表面积，多个第二总线分别具有彼此相同的表面积。
如上所述，根据本发明的一个方案的半导体集成电路的制造方法，通过在多个第一总线和多个第二总线分别设置一个接触焊盘，分割功率晶体管的电流路线，所以能一边避免向功率晶体管的电流集中引起的损害或压力，一边能使流到各功率晶体管的电流路线明确，并且实现流到各功率晶体管的电流的最优化，能提高作为全体的功率晶体管的电流允许值。结果，能实现可靠性优异的半导体集成电路。
此外，作为本发明的一个方案的半导体集成电路及其制造方法产生的效果，连接电源的方法包含引线接合和焊锡球的相互连接，从而能取得规格用途的通用性增加的效果。
此外，作为本发明的一个方案的半导体集成电路及其制造方法产生的效果，以足以吸收机械的、热的和冲击的应力的厚度，提供分离接触焊盘和电路的绝缘层和焊盘金属层，进行半导体探测和引线接合，能改善焊锡接合的装配的工艺和动作的可靠性。
此外，作为本发明的一个方案的半导体集成电路及其制造方法产生的效果，能消除探测、引线接合和焊锡接合的工艺上的制约，据此，对非常脆弱的电路介质，也能把带来破裂损伤的危险性最小化。
此外，作为本发明的一个方案的半导体集成电路及其制造方法产生的效果，提供能在半导体IC产品群的多数中应用，对数代的产品都能应用的通用的灵活的设计以及布局概念和工艺的方法。
此外，作为本发明的一个方案的半导体集成电路及其制造方法产生的效果，能提供低成本并且高速的制造、试验、装配的工艺。
此外，作为本发明的一个方案的半导体集成电路及其制造方法产生的效果，能只使用在半导体IC产品的制造中共同使用、采纳的设计和工艺，据此，能避免新的资本投资的费用，能利用已经设置的制造装置基础。
作为本发明的一个方案的半导体集成电路及其制造方法的理想的实施方式，列举以下的例子。即(1)功率晶体管作为阵列结构的单元配置的例子。例如考虑作为横向布局而设计的长带形状。(2)作为纵型的风格，把包含绝缘体上硅结构(SOI/silicon on insulator)技术的纵型和横型的沟槽器件作为例子列举。(3)对于低于10V的电压，基于CMOS技术的横型晶体管是适合的例子。对于10V以上的电压，优选漏极扩张型的器件。(4)对于比20V还大的电压，基于LDMOS技术的器件是适合的例子。同样，基于绝缘栅双极性晶体管(Insulated Gate Bipolar Transistor：IGBT)技术的器件是适合的例子。(5)用廉价的工艺成本能形成的双极性晶体管是适合的例子。
附图说明
图1是示意出本发明实施方式1的半导体集成电路的要部，即具有在面积按顺序不同的6个总线金属层(第3层的总线)上分别配置一个接触焊盘的结构的IC芯片的一部分的简略平面图，在其下部还一并示出表示沿着电流的流向的电阻的电路图。
图2是示意出本发明实施方式1的半导体集成电路的要部，即具有在均等分割的6个总线金属层上分别配置一个接触焊盘的结构的IC芯片的一部分的简略平面图。
图3是示意出本发明实施方式1的半导体集成电路的要部，即具有在面积按顺序不同的6个总线金属层(第3层的总线)上分别配置一个接触焊盘的结构的IC芯片的一部分的简略平面图，在其下部还一并示出表示沿着电流的流向的电阻的电路图。
图4是示意出本发明实施方式1的半导体集成电路的要部，即表示均等分割的6个总线金属层(第3层的总线)和成为其下一层的源和漏电极用线的金属层(第2层的总线)、以及过孔的配置关系的IC芯片的一部分的简略平面图。
图5是示意出本发明实施方式1的半导体集成电路的要部，即表示均等分割的6个总线金属层(第3层的总线)、成为其下一层的源和漏电极用线的金属层(第2层的总线)、成为更下一层的源和漏电极的金属层(第1层的总线)、以及过孔的配置关系的IC芯片的一部分的简略平面图。
图6是示意出本发明实施方式1的变形例1的半导体集成电路的要部，即具有在均等分割的6个总线金属层上分别配置一个接触焊盘，且分别用分离区包围分割后的3个功率晶体管的结构的IC芯片的一部分的简略平面图。
图7是示意出本发明实施方式1的变形例2的半导体集成电路的要部，即具有在均等分割的6个总线金属层上分别配置一个接触焊盘，且器件正上方的焊盘的一部分从正下方的总线突出的结构的IC芯片的一部分的简略平面图。
图8是示意出本发明实施方式1的变形例2的半导体集成电路的要部，即具有在均等分割的6个总线金属层上分别配置一个接触焊盘，且器件正上方的焊盘全部从正下方的总线突出的结构的IC芯片的一部分的简略平面图。
图9是表示本发明实施方式2的实施例1的半导体集成电路，即集成化的DMOS晶体管的要部的简略剖面图。
图10(a)是表示本发明实施方式2的实施例1的变形例1的半导体集成电路，即集成在SOI基板上的DMOS晶体管的要部的简略剖面图，(b)是表示本发明实施方式2的实施例1的变形例2的半导体集成电路，即集成在外延型基板上的DMOS晶体管的要部的简略剖面图。
图11(a)是表示本发明实施方式2的实施例1的变形例3的半导体集成电路，即具有用多个过孔连接接触焊盘和第三层的总线的结构的集成化的DMOS晶体管的要部的简略剖面图，(b)是是表示本发明实施方式2的实施例1的变形例4的半导体集成电路，是具有用电镀法形成接触焊盘的结构的集成化的DMOS晶体管的要部的简略剖面图。
图12(a)是表示本发明实施方式2的实施例1的变形例5的半导体集成电路，即具有安装作为连接构件的焊锡球的结构的集成化的DMOS晶体管的要部的简略剖面图，图12(b)是表示本发明实施方式2的实施例1的变形例6的半导体集成电路，即具有安装作为连接构件的电镀金属层的结构的集成化的DMOS晶体管的要部的简略剖面图。
图13是表示本发明实施方式2的实施例1的半导体集成电路，即集成化的CMOS晶体管的要部的简略剖面图。
图14是表示本发明实施方式2的实施例1的半导体集成电路，即集成化的双极性晶体管的要部的简略剖面图。
图15是示意出在以往技术中，包含具有在各总线金属层上配置多个接触焊盘，具有在总线金属上共通连接的配置的功率晶体管的IC芯片的要部的简略平面图。
具体实施方式
实施方式1
下面，参照附图，说明本发明实施方式1的半导体集成电路及其制造方法。
--图1的结构—
图1表示本发明实施方式1的半导体集成电路的一部分的简略平面图和电路图。
如图1的平面图所示，在IC芯片100内形成功率晶体管的有源区100A。在有源区100A上，按照覆盖功率晶体管的源区和漏区的方式形成宽度比较宽的各总线140～142、150～152。通过这样，能在提高IC的集成度的同时，实现省芯片化。此外，3个总线140～142是由片状金属构成的最上层的金属层(第三金属层)，分别与源电极连接，并且彼此由绝缘层分割形成。此外，3个总线150～152是由片状金属构成的最上层的金属层(第三金属层)，与3个总线140、141、142位于左右对称，并且分别与漏电极连接，并且由绝缘层互相分割而形成。各总线140～142、150～152上分别形成有一个接触焊盘304，分别连接各接触焊盘304和外部的引线框307(电极)地设置各接合线306。
此外，如图1的平面图所示，各总线140～142、150～152的面积彼此不同，总线140～142按照伴随着从接近引线框307一侧到远离，各自的面积按顺序增大的方式形成，并且同样，总线150～152按照伴随着从接近引线框307一侧到远离，各自的面积按顺序增大的方式形成。
须指出的是，图1所示的半导体集成电路是有源电路，这里，有源电路意味着对IC提供功能性的各种电子器件。特别是在本说明书中，有源电路意味着成为横向配置的功率晶体管的功率总线的金属层。
这里，具有图1所示的构造的本实施方式的半导体集成电路具有图1的下部的电路图所示的电特征。
即图1的下部的电路图示意出关于通过在功率晶体管上配置向引线框307的连接构件而带来的功率晶体管的电特征。须指出的是，在该电路中，3个晶体管自身的源极和漏极之间电阻为Rs1、Rs2、Rs3，6个总线140～142、150～152上的扩展电阻是对于在各个总线中流通的电流的电阻，3个总线140～142与3个总线150～152为左右对称，所以左右对称的3个总线电阻为Rn1、Rn2、Rn3，同样左右对称的各种引线电阻表示为Rb1、Rb2、Rb3。
如图1所示，从引线框307观察的电路成为在引线框307上并联的3个接合线的引线电阻Rb1、Rb2、Rb3上分别串联总线电阻Rn1、Rn2、Rn3，再连接晶体管自身的源极和漏极之间电阻Rs1、Rs2、Rs3的左右对称的3个并联电阻电路。
如果比较图1所示的电路和以往例中说明的图15所示的电路，就可知，在以往例中，在最上层的金属层的总线共通连接多个接触焊盘，功率晶体管自身的电流路线为一个，但是在本实施例中，对于一个接触焊盘，具有一个总线，与6个接触焊盘304分别对应地设置6个总线140～142、150～152，功率晶体管分割为3个，功率晶体管的电流路线也分割为3个。因此，能一边回避向功率晶体管的电流集中引起的损害或压力，一边能使流到各功率晶体管的电流路线明确，并且实现流到各功率晶体管的电流的最优化。因此，能使作为全体的功率晶体管的电流允许值上升，所以即使在功率晶体管中流通大电流时，也能防止不测的电流集中发生所引起的对功率晶体管的损害或不测的应力引起的翘曲的发生，能实现可靠性优异的半导体集成电路。
此外，与在一个总线共通连接多个接触焊盘的以往例不同，根据在分割后的各总线分别连接一个接触焊盘304的结构，对接合线长度引起的电阻成分加以考虑，在总线的尺寸设计中灵活应用，能调整分割后的各个总线的面积尺寸。例如，如图1的平面图所示，通过设为与接合线306的电阻成分的大小对应的各总线的面积尺寸，能够按照从引线框307观察的各接合线306的电阻成分和各功率晶体管的元件电阻和总线电阻成分的合成电阻值在各电流路线中变为均匀的方式，实现接合线306的引线长度和各功率晶体管的尺寸设计和总线设计，能实现各功率晶体管元件自身的负荷的均匀化，能实现可靠性优异的半导体集成电路。
例如，接合线单位长度的电阻值为50mΩ时，如果各接合线306的引线长度用1mm、1.5mm、2mm设计，各接合线306的引线长度引起的3个引线电阻设计为Rb1＝0.05Ω、Rb2＝0.075Ω、Rb3＝0.1Ω，3个总线电阻(扩展电阻)设计为Rn1＝0.11Ω、Rn2＝0.1Ω、Rn3＝0.09Ω，晶体管自身的源极和漏极之间电阻设计为Rs1＝0.16Ω、Rs2＝0.13Ω、Rs3＝0.1Ω，各接合线306的电阻成分和各功率晶体管的元件电阻成分和总线电阻成分的各串联电阻值如以下表达式所示。
Rb1×2+Rn1×2+Rs1
＝Rb2×2+Rn2×2+Rs2
＝Rb3×2+Rn3×2+Rs3
＝0.48Ω
因此，引线框307的2端子之间的功率晶体管的电阻为0.16(0.48Ω/3＝0.16Ω)。
此外，在图1中，说明作为总线布局，把3个总线配置为左右对称，设置6个总线的情形，但是总线的配置不是左右对称时，即分割电流路线的总线的配置为大致左右、大致上下、或大致斜分割，不对称时，也能取得同样的效果。
例如，各接合线306的引线长度引起的引线电阻Rb1为Rb1A、Rb1B，引线电阻Rb2为Rb2A、Rb2B，引线电阻Rb3为Rb3A、Rb3B，总线电阻(扩展电阻)Rn1为Rn1A、Rn1B，总线电阻Rn2为Rn2A、Rn2B，总线电阻Rn3为Rn3A、Rn3B，晶体管自身的源极和漏极之间电阻Rs1、Rs2、Rs3，适当设计了各电阻的数值的参数。这时，包含各接合线306的电阻成分和各功率晶体管的元件电阻成分和总线电阻成分的各串联电阻值的引线框307的2端子之间的功率晶体管的电阻如以下表达式所示。
引线框的2端子之间的功率晶体管的电阻＝((Rb1A+Rn1A+Rs1+Rb1B+Rn1B)×(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)×(Rb3A+Rn3A+Rs3+Rb3B+Rn3B))/{(Rb1A+Rn1A+Rs1+Rb1B+Rn1B)×(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)+(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)×(Rb3A+Rn3A+Rs3+Rb3B+Rn3B)+(Rb3A+Rn3A+Rs3+Rb3B+Rn3B)×(Rb1A+Rn1A+Rs1+Rb1B+Rn1B)}
此外，与在一个总线上共通连接多个接触焊盘的以往例不同，通过在分割后的各总线分别连接一个接触焊盘304的结构，对接合线长度引起的电阻成分加以考虑，在总线的尺寸设计中灵活应用，调整分割后的各个总线的面积尺寸，从而在各电流路线中把从引线框307观察的各接合线306的电阻成分和各功率晶体管的元件电阻和总线电阻成分的合成电阻值最优化，能实现接合线306的引线长度、各功率晶体管的尺寸设计和总线设计，能实现可靠性优异的半导体集成电路。
这样，通过按分割后的各总线分别设置一个接触焊盘304的结构，对接合线长度引起的电阻成分加以考虑，在总线的尺寸设计中灵活应用，调整分割后的总线的面积尺寸。因此，如上所述，能够按照在各电流路线中变得均匀的方式实现接合线306的引线长度、各功率晶体管的尺寸设计和总线设计，能实现各功率晶体管元件自身的负荷的均匀化，能实现可靠性优异的半导体集成电路。
--图2的结构—
此外，这里，也可以是采用图1所示的半导体集成电路的最上层的金属层的各总线140～142、150～152的形状，如图2的平面图所示，各总线140～142、150～152的面积变为均等的结构。须指出的是，其他结构与图1所示的半导体集成电路同样。
根据图2所示的半导体集成电路，与在一个总线共通连接多个接触焊盘的以往例不同，分割各总线，通过在分割后的各总线分别连接一个接触焊盘304，除了能取得上述的图1所示的半导体集成电路的效果之外，通过让最上层的第3金属层即各总线140～142、150～152的面积均等，还能取得以下的效果。
即相互分割的6个总线140～142、150～152按照几乎具有均等的面积的方式形成，在总线140～142、150～152分别连接一个接触焊盘304，从被直接作用ESD能量的引线框307通过接合线306，按照相互分割的6个总线140～142、150～152，ESD能量分散，所以作用在各功率晶体管的ESD能量的峰值按该分散下降。因此，能提高功率晶体管的ESD耐受量，能实现可靠性更优异的半导体集成电路。
例如，把3个总线电阻(扩展电阻)设计为Rn1＝0.1Ω、Rn2＝0.1Ω、Rn3＝0.1Ω，晶体管自身的源极和漏极之间电阻设计为Rs1＝0.13Ω、Rs2＝0.13Ω、Rs3＝0.13Ω，各功率晶体管的元件电阻成分和总线电阻成分的各串联电阻值如以下表达式所示。
Rn1×2+Rs1
＝Rn2×2+Rs2
＝Rn3×2+Rs3
＝0.33Ω
如果从引线框307通过接合线306作用ESD能量，作用在具有均等分割的电阻成分的各功率晶体管元件上的ESD能量的峰值按照对应于彼此分割后的总线的数量，使ESD能量分散的方式作用，所以能提高由ESD能量的峰值决定的功率晶体管的ESD耐受量。此外，通过均等地分割功率晶体管的大尺寸的总线，能降低大尺寸的总线的金属层的应力引起的压力。因此，在功率晶体管中，没有大面积的金属层，翘曲也减少。能实现可靠性更优异的半导体集成电路。
--图3的结构—
这里，还可以构成为：作为图1所示的半导体集成电路的最上层的金属层即各总线140～142、150～152的形状，如图3的平面图所示，各总线140～142、150～152的面积彼此不同，总线140～142伴随着从接近引线框307的一侧到远离，各面积按顺序减小，并且同样，总线150～152伴随着从接近引线框307的一侧到远离，各面积按顺序减小的结构。须指出的是，其他结构与图1所示的半导体集成电路同样。
在图3的结构中，也同样与以往例中说明的图15所示的电路比较，可知，在以往例中，在最上层的金属层的总线共通连接多个接触焊盘，功率晶体管自身的电流路线为一个，但是在本实施例中，多个总线具有分别不同的表面积。即这里，总线140～142、150～152按照伴随着从接近引线框307的一侧到远离，各面积按顺序减小的方式形成。因此，能够对接合线长度引起的电阻成分加以考虑，在总线的尺寸设计中灵活应用，调整分割后的总线的面积尺寸，分割功率晶体管自身的第一电极一侧，也分割功率晶体管自身的电流路线，所以能使流到各功率晶体管自身的电流路线明确，并且实现流到各功率晶体管元件自身的电流密度的最优化。
此外，图3所示的半导体集成电路在各接合线307的允许电流值比实际的流到功率晶体管的电流还大时能有效利用，因此能够按照设定从引线框观察的各接合线的电阻成分和各功率晶体管的元件电阻和总线电阻成分的合成电阻值，使得各功率晶体管中电流密度变得均匀的方式，实现接合线的引线长度和各功率晶体管的尺寸设计和总线设计，能实现各功率晶体管自身的负荷的均匀。
把大的总线面积分割为适当的尺寸，在由连接第一和第二电极的多个总线(例如总线140～142、150～152)构成的第一总线群(例如总线140～142)和第二总线群(例如总线150～152)的各总线中分别配置形成电流路线的一个接触焊盘304，分割流通的电流路线，防止不测的电流集中发生引起的对功率晶体管的损害，实现功率晶体管自身的每单位面积的发热量的均匀化，具有能防止局部的发热引起的功率晶体管元件的破坏。
例如，接合线每单位长度的电阻值为50m/mmΩ时，如果各接合线306的引线长度设计为1mm、1.5mm、2mm，各接合线306的引线长度引起的3个引线电阻设计为Rb1＝0.05Ω、Rb2＝0.075Ω、Rb3＝0.1Ω，3个总线电阻(扩展电阻)设计为Rn1＝0.09Ω、Rn2＝0.1Ω、Rn3＝0.11Ω，晶体管自身的源极和漏极之间电阻设计为Rs1＝0.1Ω、Rs2＝0.13Ω、Rs3＝0.16Ω，则各接合线306的电阻成分和各功率晶体管的元件电阻成分和总线电阻成分的各串联电阻值如以下表达式所示。
Rb1×2+Rn1×2+Rs1＝0.38Ω
Rb2×2+Rn2×2+Rs2＝0.48Ω
Rb3×2+Rn3×2+Rs3＝0.58Ω
因此，如果流到各功率晶体管元件的电流为I1、I2、I3，则各接合线306的电阻成分和各功率晶体管的元件电阻成分和总线电阻成分的各串联电阻值引起的损失电压满足以下的表达式。
(Rb1×2+Rn1×2+Rs1)×I1
＝(Rb2×2+Rn2×2+Rs2)×I2
＝(Rb3×2+Rn3×2+Rs3)×I3
流到各功率晶体管的电流为I1、I2、I3的比成为与各功率晶体管面积比(尺寸比)大致成比例的值，成为以下的关系式所示。
I1∶I2∶I3＝1.526∶1.208∶1
引线框307的2端子间的功率晶体管的电阻成为0.155Ω。
如上所述，按每一个接触焊盘304分割各总线，所以能够对接合线长度引起的电阻成分也加以考虑，在总线的尺寸设计中灵活应用，调整分割后的总线的面积尺寸。因此，在各功率晶体管的电流路线中，通过按照对应于各功率晶体管的尺寸流通电流的方式进行调整，从而使得分割后的各功率晶体管自身中流通的电流密度几乎均匀地流通，并且流到各功率晶体管的电流在大电流时也不产生电流集中，而是对应于各功率晶体管元件自身的尺寸流通电流。因此，对功率晶体管元件自身、接合线、金属层总线或过孔的负荷均匀地分散，能实现功率晶体管元件自身的单位面积的发热量的均匀化，防止局部的发热引起的功率晶体管的破坏，作为整体的功率晶体管自身的电流允许值提高。结果，半导体集成电路的可靠性提高。
此外，在图3中，说明3个总线配置为左右对称，设置6个总线的加倍情形，但是总线的配置不是左右对称时，即分割电流路线的总线的配置为大致左右、大致上下、或大致斜分割，不对称时，也能取得同样的效果。
例如，各接合线306的引线长度引起的引线电阻Rb1为Rb1A、Rb1B，引线电阻Rb2为Rb2A、Rb2B，引线电阻Rb3为Rb3A、Rb3B，总线电阻(扩展电阻)Rn1为Rn1A、Rn1B，总线电阻Rn2为Rn2A、Rn2B，总线电阻Rn3为Rn3A、Rn3B，，晶体管自身的源极和漏极之间电阻为Rs1、Rs2、Rs3，适当设计各电阻的数值的参数。这时，包含各接合线306的电阻成分和各功率晶体管的元件电阻成分和总线电阻成分的各串联电阻值的引线框307的2端子之间的功率晶体管的电阻如以下表达式所示。
引线框的2端子之间的功率晶体管的电阻＝((Rb1A+Rn1A+Rs1+Rb1B+Rn1B)×(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)×(Rb3A+Rn3A+Rs3+Rb3B+Rn3B))/{(Rb1A+Rn1A+Rs1+Rb1B+Rn1B)×(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)+(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)×(Rb3A+Rn3A+Rs3+Rb3B+Rn3B)+(Rb3A+Rn3A+Rs3+Rb3B+Rn3B)×(Rb1A+Rn1A+Rs1+Rb1B+Rn1B)}
这样，通过在分割后的各总线分别设置一个接触焊盘304的结构，对接合线长度引起的电阻成分加以考虑，在总线的尺寸设计中灵活应用，调整分割后的总线的面积尺寸。因此，在各功率晶体管的各电流路线中，通过按照对应于各功率晶体管的尺寸流通电流的方式进行调整，从而使得分割后的各功率晶体管自身中流通的电流密度几乎均匀地流通，并且流到各功率晶体管的电流在大电流时也不产生电流集中，而是对应于各功率晶体管元件自身的尺寸流通电流。因此，对功率晶体管元件自身、接合线、金属层总线或过孔的负荷均匀地分散，能实现功率晶体管自身的单位面积的发热量的均匀化，防止局部的发热引起的功率晶体管的破坏，作为整体的功率晶体管自身的电流允许值提高。结果，半导体集成电路的可靠性提高。
--图1～图3中相同的结构—
这里，说明上述的图1～图3所示的半导体集成电路的最上层的金属层即总线140～142、150～152和设置在其下侧的2个金属层的位置关系。须指出的是，以下，图1～图3中，以图2所示的半导体集成电路的情形为例进行说明，但是在图1所示的半导体集成电路的情况下，从以下的说明当然也能想到。
图4和图5是示意出与图2所示的总线140～142、150～152的下侧的金属层的位置关系的平面图。须指出的是，在图4和图5中，透视地表示各总线140～142、150～152，在图5中，透视地表示第2层的总线。
首先，如图4所示，在本实施方式中，在成为第三层的总线140～142、150～152的下侧，按照具有细长的横向的带状，并且以一定的间隔彼此平行的方式，交替形成作为第二层的总线(第二金属层)的源线(第一金属图案)的金属层11、12、13、14、15、16和作为第二层总线的漏线(第二金属图案)的金属层21、22、23、24、25、26。第三层的总线140、141、142通过填充金属的多个过孔X1分别与第二层的总线即源线11和12、13和14、15和16连接，第三层的总线150、151、152通过填充金属的多个过孔Y1分别与漏线21和22、23和24、25和26连接。
此外，如图5所示，在作为第二层总线的源线和漏线的金属层11～16、21～26的下侧，按照与这些第二层的总线正交，并且具有细长的纵向的带状，且以一定的间隔彼此平行的方式，交替形成作为第一层的总线(第一金属层)的源电极用线(第一金属图案)的金属层S1～S15和作为第一层的总线的漏电极用线(第二金属图案)的金属层D1～D15。第一层的总线的源电极用线的金属层S1～S15，通过填充金属的多个过孔X分别与第二层的总线即源线11～16电连接，第一层的总线的漏电极用线的金属层D1～D15通过填充金属的多个过孔Y分别与第二层的总线即漏线21～26电连接。须指出的是，在以上的图1～图5中，是主要说明形成在半导体基板上的第一层～第三层总线、过孔、接触焊盘、接合线的位置关系的图，各总线之间形成的未图示的层间绝缘膜(例如实施方式2的第一～第四层间绝缘膜)或开口部等其他具体的结构在实施方式2中使用具体的例子说明。
-变形例1-
图6表示本发明实施方式1的半导体集成电路的变形例1的简略平面图。须指出的是，该变形例1是能应用于上述的图1～图3所示的半导体集成电路的双方的例子，以下，作为变形例1，把应用于图2所示的半导体集成电路中的情形作为例子，进行说明。
在图6所示的变形例1中，与图2所示的半导体集成电路的不同点在于，功率晶体管的有源区分割为3个有源区100a1、100a2、100a3，在3个有源区100a1、100a2、100a3形成由分离区彼此电分离的3个功率晶体管。须指出的是，其他结构与图1～图3所示的半导体集成电路同样。
如果这样，左右对称的总线140和150、总线141和151、总线142和152分别通过接触焊盘304，与和相邻的晶体管电分离的一个功率晶体管的源电极以及漏电极连接，所以难以发生锁住和寄生的错误动作，能提高可靠性。
须指出的是，在图6中，表示了各总线140、141、142、150、151、152的面积彼此相等的情形，但是如上述的图4的情形那样，面积彼此不同时，也能取得同样的效果。
-变形例2-
图7和图8表示本发明实施方式1的半导体集成电路的变形例2的简略平面图。同样，该变形例1是能应用于上述的图1～图3所示的半导体集成电路的双方的例子，以下，作为变形例2，把应用于图2所示的半导体集成电路中的情形作为例子，进行说明。
在图7和图8所示的变形例2如图7和图8所示，与图2所示的半导体集成电路的不同点在于，功率晶体管的有源区100B和100C狭窄，形成在其上的各总线140c和140d、141c和141d、142c和142d、150c和150d、151c和151d、152c和152d的面积小时，在最远离引线框307一侧的位置上的总线142c和152c、142d和152d中形成的接触焊盘304形成为其一部分或全部突出。须指出的是，其他结构与图1～图3所示的半导体集成电路同样。
如果这样，就能一边防止接合线306彼此之间的接触，防止输出间短路，一边取得使用图1和图3说明的6个总线140～142、150～152按照远离引线框307彼此具有不同的面积的方式形成的时的效果、以及使用图2说明的6个总线140～142、150～152几乎具有均等的面积地形成的时的效果。
须指出的是，由于近年的引线接合技术的进展，可靠的球连接、长的引线、以及严格控制的引线环形状的制作变为可能。例如，通过计算机控制，在空中按照预定的方式移动毛细管，能制作准确定义的形状的引线环，能制作圆形、梯形、直线、或特别规格的环路线，所以上述的本实施例的半导体集成电路变得更有用。
(实施方式2)
以下，作为本发明的实施方式2的半导体集成电路，说明把上述的实施方式1中说明的半导体集成电路具体应用在后面描述的各晶体管中的例子，并且说明接触焊盘和连接构件的变形例。须指出的是，在本实施方式中，实施方式1中说明过的内容在本实施方式中也同样，所以省略其说明。
-实施例1-
本发明的实施方式2的实施例1是在上述的实施方式1的半导体集成电路中应用DMOS晶体管的例子。
图9表示用于说明本发明实施方式2的实施例1的半导体集成电路结构及其制造方法的简略剖面图。
如图9所示，在p型硅基板911上，通过众所周知的方法，形成DMOS晶体管。即形成包含n型嵌入区913、n型阱区917、体区905、源区919、漏极接触区921、后栅区922、栅氧化物930、以及多晶硅栅极931的DMOS晶体管。在p型硅基板911上，与n型阱区917相邻地形成p型阱区916，在该p型阱区916形成基板接触区927。此外，按照划分p型硅基板911上的元件形成区的方式，形成元件分离绝缘体928。
接着，在p型硅基板911的全面，按照覆盖上述的DMOS晶体管的方式堆积第一级间绝缘体层941后，使用光刻技术和蚀刻技术，在第一级间绝缘体层941上形成下端分别到达后栅区922和源区919的第一过孔942a，和下端到达漏区921的第一过孔942b。
接着，在第一级间绝缘体层941上堆积金属层(第一金属层)后，通过蚀刻进行构图，形成下面与第一过孔942a的上端连接的第一金属层943a(第一金属图案：第一层的总线)，和下面与第一过孔942b的上端连接的第一金属层943b(第二金属图案：第一层的总线)。据此，第一金属943a作为晶体管的源极起作用，第一金属层943b作为晶体管的漏极起作用。
接着，在第一级间绝缘体层941上，按照覆盖第一金属层943a和943b的方式堆积第二级间绝缘体层944后，使用光刻技术和蚀刻技术，在第二级间绝缘体层944中形成下端到达第一金属层943a的第二过孔945a，和下端到达第一金属层943b的第二过孔945b。
接着，在第二级间绝缘体层944上堆积金属层(第二金属层)后，通过蚀刻进行构图，形成下表面与第二过孔945a的上端连接的第二金属层946a(第一金属图案：第二层的总线)、下表面与第二过孔945b的上端连接的第二金属层946b(第二金属图案：第二层的总线)。据此，第二金属层946a作为晶体管的源电极的延长起作用，第二金属层946b作为晶体管的漏电极的延长起作用。
接着，在第二级间绝缘体层944上，按照覆盖第二金属层946a和946b的方式堆积第三级间绝缘体层947后，使用光刻技术和蚀刻技术，在第三级间绝缘体层947形成下端到达第一金属层946a的第三过孔948a。须指出的是，多个第三过孔948a与晶体管的源极电连接，虽然未图示，但是与晶体管的漏电极电连接的多个过孔也同样地形成。
接着，在第三级间绝缘体层947上堆积金属层(第三金属层)后，通过蚀刻进行构图，形成下表面与第三过孔948a的上端连接的第三金属层949a(第三层的总线)。与第二金属层946a以及第一金属层943a电连接的第三金属层949a作为晶体管的源电极用总线工作。须指出的是，虽然未图示，但是也同样形成与第二金属层946b以及第一金属层943b电连接的第三过孔以及第三金属层，它们作为晶体管的漏电极用的总线起作用。
接着，在第三级间绝缘体层947上，按照覆盖第三金属层949a以及未图示的第三金属层的方式堆积第四级间绝缘体层950后，使用光刻技术和蚀刻技术，在第四级间绝缘体层950形成开口部956。这样，开口部956形成为位于用来电连接第三金属层949a与源电极的第三过孔948a的至少一个的垂直上方，同样，未图示的开口部也形成为位于用来电连接第三金属层与漏极电连接的第三过孔的至少一个的垂直上方。
接着，在露出第三金属层949a的开口部956上堆积具有第三金属层949a的膜厚的2倍以上的膜厚的金属层后，通过蚀刻进行构图，形成具有第三金属层949a的膜厚的2倍以上的膜厚的接触焊盘951。接触焊盘951和作为第三层的总线的第三金属层949a的连接，由位于开口部956的下部的接触焊盘951的部分即单一的过孔进行。须指出的是，该单一的过孔的口径希望是50μm以上。接着，在第四级间绝缘体层950和接触焊盘951上堆积保护用覆盖层955后，通过蚀刻进行构图，形成露出接触焊盘951的开口部，在接触焊盘951上形成球961和接合线962。须指出的是，在图8中，接触焊盘951设置在作为源极总线起作用的第三金属层949a上，虽然未图示，但是在作为漏极总线起作用的第三金属层上也同样设置接触焊盘。
如上所述，根据本发明实施方式2的实施例1，在DMOS晶体管的正上方配置作为第一层～第三层的总线的第一～第三金属层943a、946a、949a和接触焊盘951，IC的集成度提高，所以能实现省芯片化。此外，位于第三过孔948a(包含未图示的第三金属层)的至少一个的垂直上方，形成作为第三层的总线的第三金属层949a(包含未图示的第三金属层)，在露出该第三金属层949a的开口部956形成具有第三层的总线的膜厚的2倍以上的膜厚的接触焊盘951，从而能降低导通电阻，所以在能够高速化和低耗电化的同时，还能吸收引线接合时的应力，能减少破裂的发生。
须指出的是，在本实施方式中，说明了半导体集成电路是N沟道型DMOS晶体管的情形，但是也可以是P沟道型DMOS晶体管，此外只要与布线金属层的连接相同，就不局限于上述的构造。
-实施例1的变形例1-
本实施方式的实施例1的变形例1是在上述的实施例1的半导体集成电路中应用集成在SOI基板上的DMOS晶体管的例子。
图10(a)是用于说明本实施方式的实施例1的变形例1的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本变形例与上述图9所示的实施例1的结构和制造方法的不同点在于，在SOI基板上层叠DMOS晶体管，但是其它结构和制造方法同样。
如图10(a)所示，在p型硅基板911和嵌入绝缘体层912上，通过众所周知的方法，形成DMOS晶体管。即形成包含p型阱区916、n型阱区917、体区918、源区919、漏区920、漏极接触区921、后栅区922、栅氧化物930、以及多晶硅栅极931的DMOS晶体管。在p型硅基板911的一部分和p型阱区916上形成沟槽分离绝缘体层929。
如上所述，根据本实施方式的实施例1的变形例1，除了上述的实施例1的效果之外，在使用SOI基板作为半导体基板时，完全分离成为可能，难以发生锁住和寄生的错误动作，能提高可靠性。
-实施例1的变形例2-
本实施方式的实施例1的变形例2是在上述的实施例1的半导体集成电路中应用集成在外延型基板上的DMOS晶体管的例子。
图10(b)是用于说明本实施方式的实施例1的变形例2的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本变形例与上述的图8所示的实施例1的结构和制造方法的不同点在于，在外延型基板上层叠DMOS晶体管，但是其它结构和制造方法同样。
如图10(b)所示，在p型硅基板911上，通过众所周知的方法，形成DMOS晶体管。即形成n型嵌入区913、外延区915、体区918、源区919、漏区920、漏极接触区921、后栅区922、栅氧化物930、以及多晶硅栅极931的DMOS晶体管。须指出的是，与外延区915相邻地形成p型嵌入区914和p型阱区916。
如上所述，根据本实施方式的实施例1的变形例2，除了上述的实施例1的效果之外，在使用外延型基板作为半导体基板时，还能提高功率晶体管的电流能力。
-实施例1的变形例3-
本实施方式的实施例1的变形例3是在DOMS晶体管中应用上述的实施例1的半导体集成电路的例子，是用多个过孔进行接触焊盘和第三层总线的连接的时候的例子。
图11(a)是用于说明本实施方式的实施例1的变形例3的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本变形例与上述的图8所示的实施例1的结构和制造方法的不同点在于，用多个过孔进行接触焊盘和第三层总线的连接，但是其它结构和制造方法同样。即在图8的结构中，用单一的过孔进行接触焊盘和第三层总线的连接。
在本变形例中，如图11(a)所示，作为第三金属层949a和接触焊盘951的连接，在相当于图9所示的开口部956的位置使用贯通第四级间绝缘体层950设置的多个过孔950a。
如上所述，根据本实施方式的实施例1的变形例3，除了上述的实施例1的效果之外，通过使用多个过孔950a，吸收引线接合时的应力，能减少破裂的发生。
-实施例1的变形例4-
本实施方式的实施例1的变形例4是作为上述的实施例1的半导体集成电路，使用DMOS晶体管的例子，是用电镀法形成接触焊盘的时候的例子。
图11(b)表示用于说明本实施方式的实施例1的变形例4的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本变形例与上述的图9所示的实施例1的结构和制造方法的不同点在于，用电镀法形成接触焊盘，但是其它结构和制造方法同样。
如图11(b)所示，在露出第三金属层949a的开口部956的内部和第四级间绝缘体层950上，通过电镀法形成接触焊盘951b。
如上所述，根据本实施方式的实施例1的变形例4，除了上述的实施例1的效果之外，第三金属层949a的厚膜化变得容易，所以能实现功率晶体管的导通电阻的减少引起的高速化和低耗电化，并且能吸收引线接合时的应力，能减少破裂的发生。
-实施例1的变形例5-
本实施方式的实施例1的变形例5是作为上述的实施例1的半导体集成电路，使用DMOS晶体管的例子，是使用焊锡球作为连接构件的时候的例子。
图12(a)表示用于说明本实施方式的实施例1的变形例5的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本变形例与上述的图8所示的实施例1的结构和制造方法的不同点在于，作为连接构件，代替球961和接合线962(参照图9)，形成焊锡球，但是其它结构和制造方法同样。
如图12(a)所示，在第三金属层949a的内部以及保护用覆盖层955上形成焊锡球963。
如上所述，根据本实施方式的实施例1的变形例5，除了上述的实施例1的效果之外，通过使用焊锡球963作为与接触焊盘951连接的构件，能使用芯片尺寸的封装，所以IC封装尺寸的小型化成为可能。
-实施例1的变形例6-
本实施方式的实施例1的变形例是6作为上述的实施例1的半导体集成电路，使用DMOS晶体管的例子，是使用电镀金属层作为连接构件的时候的例子。
图12(b)表示用于说明本实施方式的实施例1的变形例6的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本变形例与上述的图8所示的实施例1的结构和制造方法的不同点在于，作为连接构件，代替球961和接合线962(参照图9)，形成电镀金属层，但是其它结构和制造方法同样。
如图12(b)所示，在第三金属层949a的内部以及保护用覆盖层955上形成电镀金属层964。
如上所述，根据本实施方式的实施例1的变形例6，除了上述的实施例1的效果之外，通过使用电镀金属层964作为与接触焊盘951连接的构件，第三金属层949a的厚膜化变得容易，所以能实现功率晶体管的导通电阻的减少引起的高速化和低耗电化，并且能吸收引线接合时的应力，能减少破裂的发生。
须指出的是，在上述的实施例1的变形例2～6中，说明了半导体集成电路是N沟道类型DMOS晶体管的情形，但只要与布线金属层之间的连接相同，就不限定功率晶体管的种类和构造。
-实施例2-
本发明实施方式2的实施例2是在上述的实施方式1的半导体集成电路中应用CMOS晶体管的例子。
图13示出了用于说明本发明实施方式2的实施例2的半导体集成电路的结构及其制造方法的简略剖面图。须指出的是，本实施例与上述图8所示的集成有DMOS晶体管的实施例1的不同点在于，集成有CMOS晶体管，其它结构和制造方法同样。
如图13所示，在p型硅基板911、n型嵌入区913、p型阱区916上，通过众所周知的方法，形成CMOS晶体管。即形成包含源区919、漏极接触区921、后栅区922、栅氧化物930、以及多晶硅栅极931的CMOS晶体管。
如上所述，根据本发明实施方式2的实施例2，能取得与实施例1的DMOS晶体管时的效果同样的效果。即在CMOS晶体管的正上方配置作为第一层～第三层的总线的第一～第三金属层943a、946a、949a、以及接触焊盘949a，IC的集成度提高，所以能实现省芯片化。作为第三层的总线的第三金属层946a(包含未图示的第三金属层)，形成为位于作为第三过孔948a(包含未图示的第三金属层)的至少一个的垂直上方，在露出该第三金属层946a的开口部956中，形成具有第三层总线的膜厚的2倍以上的膜厚的接触焊盘951，从而能降低导通电阻，所以在能够高速化和低耗电化的同时，还能吸收引线接合时的应力，能减少破裂的发生。
须指出的是，在本实施方式的实施例2中，说明了半导体集成电路是N沟道型MOS晶体管的情形，但是也可以是P沟道型MOS晶体管，此外只要与布线金属层之间的连接同样，就不局限于上述的构造。
-实施例3-
本发明的实施方式2的实施例3是在上述的实施方式1的半导体集成电路中应用双极性晶体管的例子。
图14表示了用于说明本发明实施方式2的实施例3的半导体集成电路的结构及其制造方法的简略剖面图。
如图14所示，在p型硅基板911上，通过众所周知的方法，形成双极性晶体管。即形成包含n型嵌入区913、n型阱区917、发射区923、基区924、基接触区925和集电接触区926的双极性晶体管。另外，在p型硅基板911上形成p型阱916与n型阱区917相邻，在该p型阱916中形成基板连接区927。此外，形成元件分离绝缘层928，划分p型硅基板911上的元件形成区。
接着，在p型硅基板911的全面，覆盖上述的双极性晶体管等堆积第一级间绝缘体层941后，使用光刻法和蚀刻法，在第一级间绝缘体层941上形成下端到达发射区923的第一过孔942a，和下端到达集电区926的第一过孔942b。
接着在第一级间绝缘体层941上堆积金属层(第一金属层)后，通过蚀刻进行构图，形成下面与第一过孔942a的上端连接的第一金属层943a(第一金属图案：第一层的总线)、下面与第一过孔942b的上端连接的第一金属层943b(第二金属图案：第一层的总线)。据此，第一金属层943a与发射区923电连接，作为晶体管的发射极起作用，第一金属层943b与集电接触区926电连接，作为晶体管的集电极起作用。
接着，在第一级间绝缘体层941之上，覆盖第一金属层943a和943b地堆积第二级间绝缘体层944后，使用光刻技术和蚀刻技术，在第二级间绝缘体层944上形成下端到达第一金属层943a的第二过孔945a、下端到达第一金属层943b的第二过孔945b。
接着，在第二级间绝缘体层944上堆积金属层(第二金属层)后，通过蚀刻进行构图，形成下表面与第二过孔945a的上端连接的第二金属层946a(第一金属图案：第二层的总线)、下表面与第二过孔945b的上端连接的第二金属层946b(第二金属图案：第二层的总线)。据此，第二金属层946a作为晶体管的发射极的延长起作用，第二金属层946b作为晶体管的漏极的延长起作用。
接着，在第二级间绝缘体层944上，覆盖第二金属层946a和946b地堆积第三级间绝缘体层947后，使用光刻技术和蚀刻技术，在第三级间绝缘体层947上形成下端到达第二金属层946a的第三过孔948a。须指出的是，多个第三过孔948a与晶体管的发射极电连接，虽然未图示，但是与晶体管的集电极电连接的多个过孔也同样地形成。
接着，在第三级间绝缘体层947上堆积金属层(第三金属层)后，通过蚀刻，构图，形成下表面与第三过孔948a的上端连接的第三金属层949a(第三层的总线)。与第二金属层946a以及第一金属层943a电连接的第三金属层949a作为晶体管的发射极用总线起作用。须指出的是，虽然未图示，但是也同样形成与第二金属层946b以及第一金属层943b电连接的第三过孔以及第三金属层，它们作为晶体管的集电极用总线起作用。
接着，在第三级间绝缘体层947上，覆盖第三金属层949a以及未图示的第三金属层堆积第四级间绝缘体层950后，使用光刻技术和蚀刻技术，在第四级间绝缘体层950形成开口部956。这样，开口部956形成为位于用于将第三金属层949a与发射极电连接起来的第三过孔948a的至少一个的垂直上方，同样，未图示的开口部也形成为位于用于把第三金属层与集电极电连接起来的第三过孔的至少一个的垂直上方。
接着，在露出第三金属层949a的开口部956上堆积具有第三金属层949a的膜厚的2倍以上的膜厚的金属层后，通过蚀刻进行构图，形成具有第三金属层949a的膜厚的2倍以上的膜厚的接触焊盘951。接着，在第四级间绝缘体层950和接触焊盘951上堆积保护用覆盖层955后，通过蚀刻进行构图，形成露出接触焊盘951的开口部，在接触焊盘951上形成球961和接合线962。须指出的是，在图14中，接触焊盘951设置在作为发射极总线起作用的第三金属层949a上，虽然未图示，但是在作为集电极总线起作用的第三金属层上也同样设置接触焊盘。
如上所述，根据本发明实施方式2的实施例2，在使用双极性晶体管作为功率晶体管的本实施例中，取得与使用DMOS晶体管作为功率晶体管的实施例1的效果同样的效果。即通过在双极性晶体管的正上方配置作为第一层～第三层的总线的第一～第三金属层943a、946a、949a和接触焊盘951，IC的集成度提高，所以能实现省芯片化。此外，位于作为第三过孔948a(包含未图示的第三金属层)的至少一个的垂直上方，形成作为第三层的总线的第三金属层949a(包含未图示的第三金属层)，在露出该第三金属层949a的开口部956形成具有第三层的总线的膜厚的2倍以上的膜厚的接触焊盘951，从而能降低导通电阻，所以在能够高速化和低耗电化的同时，还能吸收引线接合时的应力，能减少破裂的发生。
须指出的是，在本实施方式的实施例2中，说明了半导体集成电路是NPN晶体管的情形，但是也可以是PNP晶体管，此外，只要与布线金属层之间的连接同样，就不局限于上述的构造。
此外，对本实施方式的实施例2和3也同样能应用上述的实施例1中说明过的变形例1～5。
此外，在以上的实施方式1和2中，还指出接触焊盘951的配置也能用作改善由IC的有源部件放出的热能的释放发散。这在作为向外部的连接部件，为了把用于散热的热阻和热路线最小化而采用焊锡突起时，特别可以一说。
此外，第一级间绝缘体层941、第二级间绝缘体层944、第三级间绝缘体层947和第四级间绝缘体层950也可以使用氮化物、氧化物、氮化物/氧化物的组合、SOG、BPSG或低介电常数的凝胶等，未特别限定材料和厚度。
此外，保护用覆盖层955也同样，如果是机械强度高、电绝缘性、湿气无法通过的材料，就不特别限定材料和厚度，例如能使用氮化硅、氮氧化硅、硅碳合金、氧化物/氮化物的组合、聚酰亚胺、以及它们的多层构造膜等。
此外，第一金属层(第一层的总线)943a和943b、第二金属层(第二层的总线)946a和946b、第三金属层(第三层的总线)949a、以及接触焊盘951(304)也同样，例如也可以使用铝、铜等金属、或金属合金，未特别限定材料和厚度。
此外，说明了作为总线的结构，形成3层的金属层(总线)即第一金属层943a和943b、第二金属层946a和946b、以及第三金属层949a的情形，但是也可以是单一或2层的金属层(总线)，或形成比3层更多的金属层(总线)。关于这些金属层(总线)的图案的形成，并不局限于蚀刻，也可以采用在各级间绝缘体层形成沟，掩埋金属材料的嵌入式工艺。
此外，本发明并不应该由上述的各实施方式中的说明进行限定解释。通过参照本说明，本领域技术人员很清楚对列举的实施方式的各种修正和组合以及本发明的其他实施方式都是可能的。作为一个例子，本发明包含位于有源器件上的接触焊盘，这些焊盘的位置一般覆盖被选择为提供对焊盘下的有源器件的功率控制和分配的部件即半导体集成电路。此外，作为其他例子，本发明包含位于有源器件上的接触焊盘，这些焊盘覆盖为了把所选择的一个焊盘和应该提供功率的1或多个焊盘所对应的有源器件之间的功率分配的距离最小化而配置的半导体IC。因此，附加的权利要求书能完全包含这样的修正和实施方式。
工业上的可利用性
本发明的半导体集成电路及其制造方法有效利用器件正上方的焊盘技术，对在有源电路区部分的正上方实施引线接合的功率集成电路下工夫，通过这样，在电源、电机驱动器、或音频放大器等基干的半导体电子部件的性能中，有助于低耗电化和可靠性提高的同时实现。因此，本发明在制造中有效利用已经存在的设备，所以能低成本且容易地实现，对于廉价、高质量、高性能的功率集成电路是极有效的。

Claims (25)

1.一种半导体集成电路，包括：
形成在半导体基板上的集成化的功率晶体管；
形成在所述功率晶体管上的层间绝缘膜；
由形成在所述层间绝缘膜中且在所述功率晶体管的正上方的第一金属层构成，作为所述功率晶体管的第一电极起作用的多个第一金属图案；
由所述第一金属层构成，作为所述功率晶体管的第二电极起作用的多个第二金属图案；
由形成在所述层间绝缘膜中且在所述第一金属层的正上方的第二金属层构成，与所述多个第一金属图案中对应的第一金属图案电连接的多个第一总线；以及
由所述第二金属层构成，与所述多个第二金属图中对应的第二金属图电连接的多个第二总线；
在所述多个第一总线和所述多个第二总线上分别设置有一个接触焊盘。
2.根据权利要求1所述的半导体集成电路，其中：
所述多个第一总线分别具有彼此相同的表面积，所述多个第二总线分别具有彼此相同的表面积。
3.根据权利要求1所述的半导体集成电路，其中：
所述多个第一总线分别具有彼此不同的表面积，所述多个第二总线分别具有彼此不同的表面积。
4.根据权利要求1所述的半导体集成电路，其中：
所述功率晶体管，按照与所述多个第一总线以及所述多个第二总线分别对应的方式，被分离层分割为多个。
5.根据权利要求1所述的半导体集成电路，其中：
俯视下，所述功率晶体管的尺寸具有所述接触焊盘的各尺寸以上的大小。
6.根据权利要求5所述的半导体集成电路，其中：
俯视下，所述各接触焊盘包含在形成有所述功率晶体管的区域内。
7.根据权利要求5所述的半导体集成电路，其中：
俯视下，所述各接触焊盘分别从形成有所述功率晶体管的区域内，一部分突出。
8.根据权利要求5所述的半导体集成电路，其中：
俯视下，所述各接触焊盘分别从形成有所述功率晶体管的区域内，全部突出。
9.根据权利要求1所述的半导体集成电路，其中：
所述功率晶体管是DMOS晶体管。
10.根据权利要求1所述的半导体集成电路，其中：
所述功率晶体管是绝缘栅双极性晶体管。
11.根据权利要求1所述的半导体集成电路，其中：
所述功率晶体管是CMOS晶体管。
12.根据权利要求1所述的半导体集成电路，其中：
所述功率晶体管是双极性晶体管。
13.根据权利要求1所述的半导体集成电路，其中：
所述半导体基板是SOI基板。
14.根据权利要求1所述的半导体集成电路，其中：
所述半导体基板是外延型基板。
15.根据权利要求1所述的半导体集成电路，其中：
所述接触焊盘各自的厚度是所述多个第一总线以及所述多个第二总线各自厚度的2倍以上。
16.根据权利要求1所述的半导体集成电路，其中：
所述接触焊盘和所述第一总线或所述第二总线的连接通过单一的过孔进行。
17.根据权利要求16所述的半导体集成电路，其中：
所述单一过孔的口径为50μm以上。
18.根据权利要求1所述的半导体集成电路，其中：
所述接触焊盘和所述第一总线或所述第二总线的连接通过多个的过孔进行。
19.根据权利要求1所述的半导体集成电路，其中：
所述多个第一总线和所述多个第二总线，分别按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次增大的方式形成。
20.根据权利要求1所述的半导体集成电路，其中：
所述多个第一总线和所述多个第二总线，分别按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次减小的方式形成。
21.根据权利要求1所述的半导体集成电路，其中：
还具有安装在所述各接触焊盘上的连接构件。
22.一种半导体集成电路的制造方法，包括：
形成集成在半导体基板上的功率晶体管的工序；
在所述功率晶体管上形成第一层间绝缘膜的工序；
在所述功率晶体管的正上方，隔着所述第一层间绝缘膜堆积了第一金属层之后，通过对该第一金属层进行构图，形成作为所述功率晶体管的第一电极起作用的多个第一金属图案和作为所述功率晶体管的第二电极起作用的多个第二金属图案的工序；
在所述第一层间绝缘膜上，按照覆盖所述多个第一金属图案和所述多个第二金属图案的方式，形成第二层间绝缘膜的工序；
在所述第一金属层的正上方隔着所述第二层间绝缘膜堆积了第二金属层之后，通过对该第二金属层进行构图，形成与所述多个第一金属图案中对应的第一金属图案电连接的多个第一总线和与所述多个第二金属图案中对应的第二金属图案电连接的多个第二总线的工序；
在所述第二层间绝缘膜上，按照覆盖所述多个第一总线和所述多个第二总线的方式，形成第三层间绝缘膜的工序；
在所述第三层间绝缘膜上，形成分别露出所述多个第一总线和所述多个第二总线的多个开口部的工序；以及
在所述多个开口部中分别露出的所述多个第一总线和所述多个第二总线上，分别设置一个接触焊盘的工序。
23.根据权利要求22所述的半导体集成电路的制造方法，其中：
所述多个第一总线和所述多个第二总线，分别按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次增大的方式形成。
24.根据权利要求22所述的半导体集成电路的制造方法，其中：
所述多个第一总线和所述多个第二总线，分别按照从位于接近至少包含引线框的外部连接构件一侧的总线到远离的总线，面积顺次减小的方式形成。
25.根据权利要求22所述的半导体集成电路的制造方法，其中：
所述多个第一总线分别具有彼此相同的表面积，所述多个第二总线分别具有彼此相同的表面积。
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