CN101174465A - 用以快速编程非易失性存储器的方法与装置 - Google Patents

Abstract

本发明一种方法与装置，用于对由多条字线存取的多个非易失性存储器单元中的一页非易失性存储单元进行编程。

Description

用以快速编程非易失性存储器的方法与装置

技术领域

本发明涉及非易失性存储器，更确切地说，本发明涉及对非易失性存储器进行编程。

背景技术

例如快闪存储器、电荷捕捉存储器、纳米晶体存储器与可编程电阻存储器的非易失性存储器，可通过施加一个栅极电压至每一个存储单元的字线而被存取。在编程操作期间，字线电压必须被充电，以具有足够导致电荷移动的大小而构成存储单元的电荷储存结构。当该字线电压已充电至编程电压时，则与待编程的存储单元相对应的位线造成了这些存储单元的编程。为了执行编程验证，设定该字线电压至编程验证电压，且验证这些编程存储单元的值。

在将字线电压充电或放电至适当编程或编程验证电压时，具有相当大电容的长字线的非易失性存储器阵列遭受相当长的延迟。除了该延迟或字线传输时间之外，由于由该长字线存取的存储单元的数目的原因，对由该字线存取的存储单元进行编程与编程验证也需花费相当长的时间。

因此，有必要减少编程非易失性存储器的时间。

发明内容

本发明的一个目的在于提供一种编程非易失性存储器集成电路的方法。

响应于所述非易失性存储器集成电路接收到用以对一组与由单一字线存取的非易失性存储单元基本上对应的多个非易失性存储单元进行编程的指令的所述非易失性存储器集成电路，所述非易失性存储器集成电路执行下列步骤：

经由第一字线，编程该组非易失性存储器的第一部分；以及

经由第二字线，编程该组非易失性存储器的第二部分。

在各种实施例中，其中该组所划分数目可为两个、三个、四个或更多个，假使划分该组为三个或更多部分，则本发明的步骤是指所述三个或更多部分中的两个。

假使该组被划分为两个部分，则该第一部分与该第二部分每一个都约为由该单一字线存取的非易失性存储单元的数目的一半，假使该组被划分为三个部分，则该第一部分与该第二部分每一个都是由单一字线存取的非易失性存储单元的数目的约三分之一。一般来说，假使该组被划分为N个部分，则该第一部分与该第二部分每一个都为由该单一字线所存取的非易失性存储单元的数目的约N分之一，其中N为3或大于3的整数，则采用N编程步骤(部分在相同时间或部分在不同时间)来编程与由单一字线存取的一组非易失性存储器相对应的一组非易失性存储单元。不然的话，即使该组被划分为N个部分，其中N为3或大于3的整数，这些实施例之一为编程所述N个部分中的两个部分。

这些实施例之一包括，在经由第一字线编程期间，至少部分地充电该第二字线至编程电压。

这些实施例之一包括，在经由该第二字线编程期间，容许至少部分地由第一字线存取的编程电压能短暂地改变至编程验证电压。

这些实施例之一包括，经由该第一字线对该组的第一部分进行编程验证，且经由该第二字线对该组非易失性存储器的第二部分进行编程验证。另一实施例包括，响应于经由第一字线的编程验证的失败，至少经由该第一字线重复编程或经由该第一字线编程验证。另一实施例包括，响应于经由该第二字线编程验证的失败、经由该第二字线至少重复编程，且经由该第二字线编程验证。另一实施例包括，响应于经由该第一字线的编程验证与经由该第二字线的编程验证中一个或两个的失败。且至少重复下列步骤：经由该第一字线编程、经由该第二字线编程、经由该第一字线的编程验证且经由该第二字线的编程验证。

这些实施例之一包括，在经由该第一字线编程之前，在该组非易失性存储单元的第一部分中接收将编程的数据，且其后，在具有第一容量的缓冲器中，缓冲所述已接收数据，其中，所述第一容量小于由单一字线存取的这些非易失性存储器数目的第二容量。

这些实施例中另一个包括，在经由该第二字线编程之前，在该组非易失性存储单元的第二部分中接收将编程的数据，且其后，在具有第一容量的缓冲器中缓冲该已接收数据，其中，所述第一容量小于由单一字线存取的这些非易失性存储器数目的第二容量。

本发明的另一目的为编程非易失性存储器集成电路的另一种方法。

响应于该非易失性集成电路接收到用以编程一组非易失性存储单元的指令，该非易失性存储器集成电路执行下列步骤：

经由第一字线编程该组非易失性存储单元的第一部分；以及

经由第二字线编程该组非易失性存储单元的第二部分。

这些实施例之一包括，该第一部分与该第二部分每一个都约为由单一字线存取的非易失性存储单元的数目的一半。

这些实施例之一包括，在经由该第一字线编程期间，充电至少部分的该第二字线至编程电压。

这些实施例之一包括，在经由该第二字线编程期间，容许在第一字线上至少部分的编程电压下降至编程验证电压。

本发明的另一目的为提供一种非易失性存储器集成电路，其包括非易失性存储器阵列、存取该非易失性存储器阵列的一组字线，以及逻辑电路。该逻辑电路响应非易失性存储器集成电路接收的用以在与由该组字线的单一字线存取的非易失性存储单元的数目相对应的该非易失性存储器阵列上编程一组存储单元的编程指令。该逻辑电路执行下列步骤：

经由该组字线的至少两个字线，编程由该组字线的单一字线存取的非易失性存储单元的数目。

这些实施例之一包括，该逻辑电路编程由该单一字线存取经由该组字线的第一字线的非易失性存储单元数目的约一半，且编程由该单一字线存取经由该组字线的第二字线的非易失性存储单元数目的约一半。

这些实施例之一包括，至少部分的该逻辑电路执行，在编程期间，经由所述至少两个字线的第一字线，充电这些至少两个字线的第二字线至编程电压。

这些实施例之一包括，至少部分地在编程期间，经由所述至少两个字线的第二字线，容许在所述至少两个字线的第一字线上的编程电压的逻辑电路下降至编程验证电压。

这些实施例之一包括，接收将要通过该编程指令进行编程的数据的缓冲器，该缓冲器具有第一容量，所述第一容量小于由单一字线存取的非易失性存储单元的数目的第二容量。

本发明的另一目的为提供一种非易失性存储器集成电路，其包括非易失性存储器阵列、存取该非易失性存储器阵列的一组字线，以及逻辑电路。该逻辑电路响应非易失性存储器集成电路对用以在该非易失性存储器阵列上编程一组存储单元的编程指令的接收，该逻辑电路执行下列步骤：

经由所述多个字线中的至少两个字线，编程该组字线的非易失性存储单元。

这些实施例之一包括，该逻辑电路执行由编程约经由该组字线的第一字线由单一字线存取的非易失性存储单元的数目的一半的该编程，以及由编程约经由该组字线的第二字线由单一字线存取的非易失性存储单元的数目的一半的该编程。

这些实施例之一包括，接收将要通过该编程指令进行编程的数据的缓冲器，该缓冲器具有第一容量，所述第一容量小于由单一字线存取之非易失性存储单元的数目的第二容量。

附图说明

图1为采用1K的SRAM对于2K的一页数据进行编程时，字线电压的电压轨迹相对于编程时间的示意图；

图2为采用2K的SRAM对于2K的一页数据进行编程时，字线电压的电压轨迹相对于编程时间的示意图；

图3为对于由单一字线存取的一页数据，字线电压的电压轨迹相对于编程时间的示意图；

图4为对于被划分到处于不同存储体中的、由两条字线存取的多个存储单元中的一页数据，字线电压的两个电压轨迹相对于编程时间的示意图；

图5为一种存储器架构的存储器阵列与字线驱动器的方框示意图，在其中，一页数据由单一字线存取；

图6为一种存储器架构的存储器阵列与字线驱动器的方框示意图，在其中，一页数据被划分到由处于不同存储体中、由两条字线存取的多个存储单元中；以及

图7为具有一种存储器阵列的例示性非易失性存储器集成电路的框图，在该存储器阵列中，一页数据被划分到由多条字线存取的多个存储单元中。

【主要元件符号说明】

100、200、300、410、420  电压轨迹

500、510、520、530、600、620、610、630

字线驱动器

603、607、613、617、623、627、633、637半页

581、681、682  功率树

700            存储器阵列

701            行解码器

702            字线

703            列解码器

704            位线

705            总线

706            区域

707            数据总线

708    偏压安排供应电压

709    偏压安排状态机

711    数据输入线

715    数据输入线

750    集成电路

BANK_0 501、BANK_1 511、BANK_2 521、BANK_3 531：

存储体

Program unit_0 502、Program unit_1 512、Program unit_2 522、Program unit_3 532、Program unit_0 603、Program unit_0 613、Programunit_1 607、Program unit_1 617、Program unit_2 623、Program unit_2633、Program unit_3 627、Program unit_3 637：编程单元

Twlt    字线传输时间

WL_0 508、WL_1 518、WL_2 528、WL_3 538、WL_0 608、WL_2628、WL_1 618、WL_3 638  字线

具体实施方式

图1为采用1K的SRAM对于2K的一页数据进行编程时，字线电压的电压轨迹与编程时间的示意图。在轨迹100中，字线的电压显示为与编程时间相关的方程。从地电压开始上升之后，该轨迹重复多个PGM(编程)周期与PV(编程验证)周期，其有规则地被Twlt(字线瞬变时间(transient time))中断。该显示的电压轨迹是具有1K SRAM的非易失性存储器集成电路的特征。因此，每一次PGM操作与每一次PV操作都是在1K的非易失性存储单元上执行。由于此情况的编程指令牵涉到2K的数据一是该1K SRAM的两倍大，因此需要PGM与PV操作的两个完整周期才能编程完整的2K页的数据。

图2为采用2K的SRAM对于2K的一页数据进行编程时，字线电压的电压轨迹与编程时间的示意图。与图1的具有1K SRAM的电压轨迹100特征的非易失性存储器集成电路相比，具有图2的电压轨迹200特征的该非易失性集成电路具有2K SRAM。由于SRAM足够大而能容纳整个2K页数据，因此仅需要一个完整周期的PGM与PV操作来编程2K数据。比较图1与图2，与图2相比较，编程2K数据的该指令在图1中花费较长时间。假使将图1与图2作为唯一的设计考虑，则较快编程就意味着需要相对较大的页。

图3为对于由单一字线存取的一页数据，字线电压的电压轨迹300相对于编程时间的示意图。除了没有指定存储器的单页的大小之外，图3相似于图2，此图强调了该技术为可施行的，即使是在非易失性存储器集成电路的实施例中没有指定特定页的大小。由于对于一整页的编程仅与PGM与PV操作的循环相关，因此此SRAM所具有的容量至少与单页同样大小，或具有由单一字线存取的存储单元的数量。

图4为对于被分离到由两条字线存取的存储单元中的一页数据，字线电压的两个电压轨迹相对于编程时间的示意图。电压轨迹410代表第一字线用以存取存储单元以进行编程一个存储页的一半的第一字线电压，电压轨迹420代表第二字线用以存取存储单元以编程同一存储页的另一半的第二字线电压。电压轨迹410与420的时序彼此交错，在电压轨迹420开始PGM操作之前，电压轨迹410完成PGM操作，而在电压轨迹420开始PV操作之前，电压轨迹410完成PV操作。采用相同的1页缓冲存储器(SRAM)的大小，在轨迹300中的编程时间包括一段长的PV时间。然而，由于PV时间在轨迹410与420之间进行划分且彼此交错，因此在轨迹410与420中的编程时间缩短了该PV时间。

对于具有电压轨迹410与420特征的非易失性存储器集成电路而言，用来编程一页非易失性存储器的编程指令比具有电压轨迹300特征的非易失性存储器集成电路的编程指令更快。图3与图4显示出，在图4的非易失性存储器集成电路已经执行了两个完整存储页的PGM与PV操作期间，而在图3的非易失性存储器集成电路仅执行了一个完整存储页的PGM与PV操作且尚未开始第二个存储页的PV操作。由此可知，图4的非易失性存储器集成电路较快，因为在一个字线的Twlt周期期间，另一字线正执行PGM或PV操作。相反地，由于在Twlt周期期间没有进行PGM或PV操作之故，图3的非易失性存储器集成电路较慢。

图5为一种存储器架构的存储器阵列与字线驱动器的方框示意图，在其中，一页数据由单一字线存取。一个信号功率树581供应功率至分别控制字线WL_0 508、WL_1 518、WL_2 528与WL_3 538的电压的字线驱动器500、510、520与530。该存储器阵列被组织为多个存储体BANK_0 501、BANK_1 511、BANK_2 521与BANK_3531。由于图5的存储器架构具有与存储体相同大小的存储页，因此编程单元Program unit_0 502与存储体BANK_0 0501具有相同大小、编程单元Program unit_1 512与存储体BANK_1 511具有相同大小、编程单元Program unit_2 522与存储体BANK_2 521具有相同大小、而编程单元Program unit_3 532与存储体BANK_3 531具有相同大小。在BANK_0 501中由BANK SELECT 0 504与BANK SELECT 0 506的电路、在BANK_1 511中由BANK SELECT 1 514与BANKSELECT 1 516的电路、在BANK_2 521中由BANK SELECT 2 524与BANK SELECT 2 526的电路以及在BANK_3 531中由BANKSELECT 3 534与BANK SELECT 3 536的电路，来选择存储单元的列(column)。

图6为一种存储器架构的存储器阵列与字线驱动器的方框示意图，在其中，一页数据被划分到由处于不同存储体中、由两条字线存取的多个存储单元中。两个功率树681与682供应功率至字线驱动器。具体而言，功率树A_power 681提供功率至控制字线WL_0 608与字线WL_2 628的电压的字线驱动器600与字线驱动器620。相同地，功率树B_power 682提供功率至控制字线WL_1 618与字线WL_3 638的电压的字线驱动器610与字线驱动器630。存在多个功率树以允许进行多个编程步骤，如图4的电压轨迹410与电压轨迹420所示。该存储器阵列被组织为如图6所示的多个存储体，除了每一条存储字线被划分到两个半存储体之外。在BANK 0 605中，WL 0被划分为控制半页603与607；在BANK 1 615中，字线WL 1被划分为控制半页613与半页617；在BANK 2 625中，字线WL 2被划分为控制半页623与半页627；以及在BANK 3 635中，字线WL 3被划分为控制半页633与半页637。在图6的存储器架构中，存储页不再与存储体具有相同大小。每一个存储页被划分为位于相异字线上的两个半页，并且每一半页与半个存储体对应。Program unit_0被划分为分别与BANK 0 605和BANK 1 615对应的第一半编程单元First halfprogram unit_0 603与第二半编程单元Second halfprogram unit_0 613；编程单元Program unit_1被划分为分别与BANK 0 605和BANK 1 615对应的第一半编程单元First half program unit_1 607与Second halfprogram unit_1 617；编程单元Program unit_2被划分为分别与BANK2 625和BANK 3 635对应的第一半编程单元First half program unit_2623与第二半编程单元Second half program unit_2 633；编程单元Program unit_3被划分为分别与BANK 2 625和BANK 3 635对应的第一半编程单元First half program unit_3 627与第二半编程单元Second half program unit_3 637。

图7为为具有一种存储器阵列的例示性非易失性存储器集成电路的框图，在该存储器阵列中，一页数据被划分到由多条字线存取的多个存储单元中。该集成电路750在半导体衬底上包括具有在此所公开的改良存储体结构的存储器阵列700，行解码器701耦接至在存储器阵列700中沿行设置的多条字线702。控制这些字线的多个功率树结构并未在此显示，但显示在某些实施例中。列解码器703耦接至在存储器阵列700中沿列设置的多条位线704。在总线705上提供地址至列解码器703与行解码器701，在区域706中的感测放大器与数据输入结构由数据总线707耦接至列解码器703。经由数据输入线711从集成电路750上的输入/输出端口提供数据至区域706中的数据输入结构，或者从其它内部或外部数据源提供数据至集成电路750。经由数据输入线715从区域706中的感测放大器提供数据至集成电路750上的输入/输出端口。偏压安排状态机709控制偏压安排供应电压708的应用。该偏压安排供应电压708可以例如用作擦除验证与编程验证电压，以及用于编程、抹除与读取该存储单元的配置。

通过参考上述优选实施例可以理解本发明，但是应该理解的是，这些实施例仅仅是为了举例说明，而并非用于限制本发明的范围，对于本领域技术人员而言，在不脱离本发明的精神和所附权利要求的范围的情况下，可以对本发明进行各种修饰与结合。

Claims (22)

1.一种编程非易失性存储器集成电路的方法，包括：

响应于所述非易失性存储器集成电路接收到用以对一组与由单一字线存取的非易失性存储单元基本上对应的多个非易失性存储单元进行编程的指令，所述非易失性存储器集成电路执行下列步骤：

经由第一字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第一部分进行编程；以及

经由第二字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第二部分进行编程。

2.如权利要求1所述的方法，其中，所述第一部分与第二部分中每一个都约为由所述单一字线所存取的非易失性存储单元的数目的一半。

3.如权利要求1所述的方法，所述非易失性存储器集成电路还执行下列步骤：

在经由所述第一字线进行所述编程期间的至少一部分时间内，将所述第二字线充电至编程电压。

4.如权利要求1所述的方法，所述非易失性存储器集成电路还执行下列步骤：

在经由所述第二字线进行所述编程期间的至少一部分时间内，容许由所述第一字线所存取的编程电压短暂地改变至编程验证电压。

5.如权利要求1所述的方法，所述非易失性存储器集成电路还执行下列步骤：

经由所述第一字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第一部分进行编程验证；以及

经由所述第二字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第二部分进行编程验证。

6.如权利要求1所述的方法，所述非易失性存储器集成电路还执行下列步骤：

经由所述第一字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第一部分进行编程验证；以及

经由所述第二字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第二部分进行编程验证；以及

响应于经由所述第一字线的所述编程验证的失败，至少重复下列步骤：

经由所述第一字线进行编程；以及

经由所述第一字线进行编程验证。

7.如权利要求1所述的方法，所述非易失性存储器集成电路还执行下列步骤：

经由所述第一字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第一部分进行编程验证；以及

经由所述第二字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第二部分进行编程验证；以及

响应于经由所述第二字线的所述编程验证的失败，至少重复下列步骤：

经由所述第二字线进行编程；以及

经由所述第二字线进行编程验证。

8.如权利要求1所述的方法，所述非易失性存储器集成电路还执行下列步骤：

经由所述第一字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第一部分进行编程验证；以及

经由所述第二字线，对与由所述单一字线存取的该组非易失性存储单元基本上对应的所述多个非易失性存储单元的第二部分进行编程验证；以及

响应于经由所述第一字线的所述编程验证和经由所述第二字线的所述编程验证之中一个或多个的失败，至少重复下列步骤：

经由所述第一字线进行编程；

经由所述第二字线进行编程；

经由所述第一字线进行编程验证；以及

经由所述第二字线进行编程验证。

9.如权利要求1所述的方法，所述非易失性存储器集成电路还执行：

经由所述第一字线的所述编程之前，所述非易失性存储器集成电路执行下列步骤：

接收将要被编程于所述多个非易失性存储单元的所述第一部分中的数据；

将所述所接收数据缓冲于具有第一容量的缓冲器中，所述第一容量小于该组由所述单一字线存取的非易失性存储单元的第二容量。

10.如权利要求1所述的方法，所述非易失性存储器集成电路还执行：

经由所述第一字线的所述编程之前，所述非易失性存储器集成电路执行下列步骤：

接收将要被编程于所述多个非易失性存储单元的所述第二部分中的数据；

将所述所接收数据缓冲于具有第一容量的缓冲器中，所述第一容量小于该组由所述单一字线存取的非易失性存储单元的第二容量。

11.一种编程非易失性存储器集成电路的方法，包括：

响应于所述非易失性存储器集成电路接收到用以编程多个非易失性存储单元的指令，所述非易失性存储器集成电路执行下列步骤：

经由第一字线，编程所述多个非易失性存储单元的第一部分；以及

经由第二字线，编程所述多个非易失性存储单元的第二部分。

12.如权利要求11所述的方法，其中，所述第一部分与第二部分中每一个部分都是由单一字线所存取的非易失性存储单元的数目的一半。

13.如权利要求11所述的方法，所述非易失性存储器集成电路还执行下列步骤：

在经由所述第一字线进行所述编程期间的至少一部分时间内，将所述第二字线充电至编程电压。

14.如权利要求11所述的方法，所述非易失性存储器集成电路还执行下列步骤：

在经由所述第二字线进行所述编程期间的至少一部分时间内，容许在所述第一字线上的编程电压下降至编程验证电压。

15.一种非易失性存储器集成电路，包括：

非易失性存储器阵列；

多条字线，用于存取所述非易失性存储器阵列；以及

逻辑电路，响应于所述非易失性存储器集成电路接收到用以对与一组由单一字线存取的非易失性存储单元基本上对应的多个非易失性存储单元进行编程的编程指令，所述非易失性存储器集成电路执行下列步骤：

经由所述多条字线中至少两条字线，对由所述多条字线中的所述单一字线存取的一组非易失性存储单元进行编程。

16.如权利要求15所述的集成电路，其中，所述逻辑电路通过执行下列步骤执行所述编程：

经由所述多条字线中的第一字线，对由所述单一字线存取的所述非易失性存储单元的约一半数目进行编程，且经由所述多条字线中的第二字线，对由所述单一字线存取的所述非易失性存储单元的约一半数目进行编程。

17.如权利要求15所述的集成电路，其中，所述逻辑电路还执行：

在经由所述至少两条字线中的第一字线进行所述编程期间的至少一部分时间内，将所述至少两条字线中的第二字线充电至编程电压。

18.如权利要求15所述的集成电路，其中，所述逻辑电路还执行：

在经由所述至少两条字线中的第二字线进行所述编程期间的至少一部分时间内，容许所述至少两条字线中的第一字线的编程电压下降至编程验证电压。

19.如权利要求15所述的集成电路，还包含：

缓冲器，其接收将要经由所述编程指令进行编程的数据，所述缓冲器具有第一容量，所述第一容量小于该组由所述单一字线存取的非易失性存储单元的第二容量。

20.一种非易失性存储器集成电路，包括：

非易失性存储器阵列，以及

多条字线，用于存取所述非易失性存储器阵列，以及

逻辑电路，其响应于所述非易失性存储器集成电路接收到用以对在所述非易失性存储器阵列上的多个存储单元进行编程的指令，执行下列步骤：

经由所述多条字线中的至少两条字线，对所述多个字线所存取的非易失性存储单元进行编程。

21.如权利要求20所述的集成电路，其中，所述逻辑电路通过执行下列步骤执行所述编程：

经由所述多条字线中的第一字线，对由所述单一字线存取的所述非易失性存储单元的约一半数目进行编程，且经由所述多条字线中的第二字线，对由所述单一字线存取的所述非易失性存储单元的约一半数目进行编程。

22.如权利要求20所述的集成电路，其中，所述逻辑电路还包括：

缓冲器，其接收将要经由所述编程指令进行编程的数据，所述缓冲器具有第一容量，所述第一容量小于该组由所述单一字线存取的非易失性存储单元的第二容量。

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