CN101160614A - 显示控制电路及显示系统 - Google Patents

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CN101160614A CNA2006800125918A CN200680012591A CN101160614A CN 101160614 A CN101160614 A CN 101160614A CN A2006800125918 A CNA2006800125918 A CN A2006800125918A CN 200680012591 A CN200680012591 A CN 200680012591A CN 101160614 A CN101160614 A CN 101160614A
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Abstract

在控制显示装置(12)的显示的显示控制电路(11)中，存储在存储器(13)中的数据通过DMA控制器(14)被输入到FIFO电路(111)，FIFO电路(111)在输入的时钟(PCLK)的上升沿将存储着的数据向显示装置(12)送出。在FIFO电路(111)不是下溢的期间，时钟屏蔽电路(112)将输入的时钟PCLK作为显示用时钟(PCLK’)向显示装置(12)送出。另一方面，在FIFO电路(111)处于下溢的期间，时钟屏蔽电路(112)对输入的时钟(PCLK)施加屏蔽，向显示装置(12)送出固定为高电平的显示用时钟(PCLK’)。由此，即使在FIFO电路(111)发生了下溢，也不会发生显示数据的显示位置偏移。

Description

显示控制电路及显示系统
技术领域
本发明涉及控制显示装置的显示的显示控制电路及显示系统。
背景技术
以往，地上波数字广播的各帧的数据被存储在存储器中，存储在存储器中的各帧的数据通过DMA(Direct Memory Access)控制器被传送到显示控制电路内的缓冲电路，暂时存储。显示控制电路向显示装置送出时钟信号，并且在时钟信号的边沿(例如上升沿)向显示装置送出存储在缓冲电路中的1个像素的数据。显示装置取入在时钟信号的边沿从显示控制电路内的缓冲电路输入的数据，在显示器上显示取入的数据。
显示装置即使在显示控制电路内的缓冲电路中不存在向显示装置送出的未送出数据的状态下，也在时钟信号的边沿更新显示器的显示位置。因此，如果在数据的显示中发生在显示控制电路内的缓冲电路中不存在未送出数据的状态，数据会显示在从本来应显示的显示位置偏移了不存在未送出数据的期间的时钟数的显示位置上。图10示出了其概略。而且，在下面将在缓冲电路中不存在未送出数据的状态称为“下溢(underflow)”。
因此，通常采用了在存储器中设置2个存储一帧的数据的存储器区域的双缓冲结构(例如参照专利文献1)。在显示器上显示成为显示器上的显示对象的一帧数据的期间，将下一帧的数据存储在与存储着成为显示对象的数据的存储器区域不同的存储器区域中。由此，不会发生在存储器中未存储有向显示控制电路内的缓冲电路传送的数据的情况，在缓冲电路中不会发生下溢。
专利文献1：日本特开昭58-35637号公报
但是，若例如DMA控制器以外的CPU(中央处理器)或CG(character Generation，字符生成器)等进行存储器访问，则从存储器向DMA控制器的数据传送速度下降。这样的情况下，即使在存储器中存储着向显示控制电路内的缓冲电路传送的数据，在缓冲电路中也会发生下溢，不能够完全防止显示图像偏移的发生。
发明内容
因此，本发明的目的在于提供能够防止发生显示图像的偏移的显示控制电路及显示系统。
为了实现上述目的，本发明的显示控制电路控制显示装置的显示，其具备：数据传送电路，存储依次输入的数据，按照输入的时钟信号向上述显示装置送出存储着的上述数据；以及时钟屏蔽电路，在上述数据传送电路中存储有未送出数据的期间，将输入的上述时钟信号作为显示用时钟信号向上述显示装置送出，在未存储有未送出的数据的期间，将固定为预定电平的信号作为显示用时钟信号向上述显示装置送出。
根据上述的显示控制电路，在数据传送电路中具有未送出数据的期间，显示控制电路将时钟信号作为显示用时钟信号向显示装置送出。此外，在数据传送电路中没有未送出数据的期间，显示控制电路将固定了电平的信号作为显示用时钟信号向显示装置送出，消除显示用时钟信号的边沿。因此，在输入的显示用时钟信号的边沿取入数据、并且显示取入的显示数据的显示装置中，在数据传送电路中没有未送出数据的期间不会更新显示位置，能够防止显示图像发生偏移。
上述的显示控制电路中，还可以具备：时钟计数器电路，在上述数据传送电路中存储着未送出的数据的期间，进行对上述时钟信号的时钟数进行计数的计数工作，在未存储有未送出的数据的期间，停止计数工作；水平同步信号生成电路，在上述时钟计数器电路的计数器值属于预定范围内的期间和属于范围外的期间，通过改变电平来生成水平同步信号，并且向上述显示装置送出。
根据该结构，在显示用时钟信号被固定的期间，成为水平同步信号的生成源的时钟计数器电路的计数器值不被更新。因此，即使发生了在数据传送电路中没有未送出数据的状态，在显示装置中取得水平同步的定时不会偏移。
在上述显示控制电路中，也可以是，还具备：屏蔽期间计数器电路，对在上述数据传送电路中未存储有未送出数据的期间的上述时钟信号的时钟数进行计数；校正电路，将上述时钟计数器电路的计数范围的上限值校正成从该上限值中减去了上述屏蔽期间计数器电路的计数值的值；上述时钟计数器电路在由上述校正电路校正后的计数范围内进行计数工作。
根据该结构，在数据传送电路中没有未送出数据的期间，时钟计数器电路停止计数工作，该期间的时钟数被计数，时钟计数器电路的计数范围的上限被校正为减小了该时钟数的值。因此，即使发生了在数据传送电路中没有未送出数据的状态，在显示装置中也能够使水平同步期间成为一定。特别是，在需要等速地更新显示数据的情况下，该显示控制装置是有效的。
在上述的显示控制电路中，也可以是，上述显示控制电路能够将在上述数据传送电路中未存储有未送出数据的情况下进行的工作切换为第一工作和第二工作中的某一个；还具备工作设定电路，该工作设定电路记录表示上述第一工作的信息和表示上述第二工作的信息中的一个；在未存储有未送出数据的期间，在上述工作设定电路中记录了表示上述第一工作的信息的情况下，上述时钟屏蔽电路将固定为预定电平的信号作为显示用时钟信号向上述显示装置送出，在记录了表示上述第二工作的信息的情况下，上述时钟屏蔽电路将输入的上述时钟信号作为显示用时钟信号向上述显示装置送出。
根据该结构，在数据传送电路中没有未送出数据的情况下，可以设定对时钟信号施加屏蔽的第一工作和不施加屏蔽的第二工作。因此，即使在第一工作和第二工作中的任一个的情况下，也能够使用相同的显示控制电路，可以期待大量生产所带来的成本竞争力的提高。
本发明的显示系统是，具备显示部、控制上述显示部的显示的显示控制部、在记录区域的一部分记录着在上述显示部显示的数据的数据记录部、从上述数据记录部读取上述数据并向上述显示控制部送出的数据读取部，其中，上述显示控制部具备：数据传送电路，存储从上述数据读取部依次输入的数据，按照输入的时钟信号向上述显示装置送出存储着的上述数据；以及时钟屏蔽电路，在上述数据传送电路中存储有未送出的数据的期间，将输入的上述时钟信号作为显示用时钟信号向上述显示装置送出，在未存储有未送出的数据的期间，将固定为预定的电平的信号作为显示用时钟信号向上述显示装置送出。
根据上述的显示系统，在数据传送部具有未送出数据的期间，显示控制部将时钟信号作为显示用时钟信号向显示部送出。此外，在数据传送部没有未送出数据的期间，显示控制部将固定了电平的信号作为显示用时钟信号向显示部送出，消除显示用时钟信号的边沿。因此，在输入的显示用时钟信号的边沿取入数据、并且显示取入的显示数据的显示部中，在数据传送部没有未送出数据的期间不会更新显示位置，能够防止显示图像发生偏移。
附图说明
图1是表示第一实施方式的显示系统的构成的结构图。
图2是表示图1的显示系统的工作的时序图。
图3是表示图1的显示系统的工作的时序图。
图4是表示第二实施方式的显示系统的构成的结构图。
图5是表示图4的显示系统的工作的时序图。
图6是表示第三实施方式的显示系统的构成的结构图。
图7是表示图6的显示系统的工作的时序图。
图8是表示图6的显示系统的工作的时序图。
图9是表示图6的CPU的工作的时序图。
图10是用于说明以往技术中存在的问题的图。
附图标记说明
1   显示系统
11  显示控制电路
12  显示装置
13  存储器
14  DMA控制器
111 FIFO电路
112 时钟屏蔽电路
113 水平同步期间设定寄存器
114 时钟计数器电路
115 许可信号生成电路
116 水平同步信号生成电路
117 水平同步计数器电路
118 垂直同步信号生成电路
 具体实施方式
《第一实施方式》
下面，参照附图说明本发明的第一实施方式。
<结构>
参照图1说明本实施方式的显示系统的结构。图1是表示本实施方式的显示系统的构成的结构图。
显示系统1具备显示控制电路1、显示装置12、存储器13和DMA控制器14。并且，显示控制电路11和后述的显示控制电路21、22可以由一个集成电路制作。
显示控制电路11具备FIFO(先进先出)电路111、时钟屏蔽电路112、水平同步期间设定寄存器113、时钟计数器电路114、许可信号生成电路115、水平同步信号生成电路116、水平同步计数器电路117、垂直同步信号生成电路118。
FIFO电路111从DMA控制器14输入被存储在存储器13的存储器数据MData，并存储所输入的存储器数据MData。FIFO电路111从外部输入像素时钟(时钟)PCLK，在时钟PCLK的上升沿将1个像素的数据按照存储顺序作为显示数据DData向显示装置12送出。当不存在向显示装置12未送出的数据的情况下，FIFO电路111向显示装置12持续地送出最后从DMA控制器14输入的数据。
此外，FIFO电路111生成通知在存储的数据中没有未向显示装置12送出的数据的通知信号UnderF，将生成的通知信号UnderF分别发送给时钟屏蔽电路112和时钟计数器电路114。在此，将FIFO电路111中未存储着向显示装置12未送出的数据的状态称为“下溢(UnderFlow)”。在此，FIFO电路111在下溢的期间使通知信号UnderF成为高电平，在不是下溢的期间，使通知信号UnderF成为低电平。
时钟屏蔽电路112从外部输入时钟PCLK，从FIFO电路111输入通知信号UnderF。时钟屏蔽电路112将在通知信号UnderF为低电平时输入的时钟PCLK作为显示用时钟PCLK’向显示装置12送出。时钟屏蔽电路112对在通知信号UnderF为高电平时输入的时钟PCLK施加屏蔽，向显示装置12送出将电平固定为高电平的显示用时钟PCLK’。即，在FIFO电路111下溢的期间，时钟屏蔽电路112对时钟PCLK施加屏蔽，向显示装置12送出固定为高电平的显示用时钟PCLK’。
水平同步期间设定寄存器113是设定并保持时钟计数器电路114的计数范围上限(下面称为水平同步时钟数)的寄存器，向时钟计数器电路114送出保存着的水平同步时钟数。在此，设在水平同步期间设定寄存器113中保存的水平同步时钟数为“247”。
时钟计数器电路114从外部输入时钟PCLK，从FIFO电路111输入通知信号UnderF，从水平同步期间设定寄存器113输入水平同步时钟数。时钟计数器电路114向许可信号生成电路115和水平同步信号生成电路116分别送出计数器值。
在通知信号UnderF为低电平时，时钟计数器电路114在输入的时钟PCLK的上升沿将计数器值加1。此外，在通知信号UnderF为高电平时，时钟计数器电路114停止计数增加工作。即，时钟计数器电路114在FIFO电路111不下溢的期间进行计数增加工作，在FIFO电路111下溢的期间停止计数增加工作。时钟计数器电路114反复进行从计数器值“0”至计数器值“水平同步时钟数”的计数。
许可信号生成电路115从时钟计数器电路114输入计数器值(下面，称为像素计数器值)。许可信号生成电路115基于像素计数器值生成数据许可信号DataEn，向显示装置12送出生成的数据许可信号DataEn。数据许可信号DataEn是表示输入到显示装置12的显示数据DispData是否有效的信号。
在此，如果像素计数器值是预先设定的下限值“5”至上限值“244”之间的值，许可信号生成电路115将数据许可信号DataEn设为表示显示数据DData为有效的高电平，如果是上述以外的值，许可信号生成电路115将数据许可信号DataEn设为表示显示数据DData为无效的低电平。
水平同步信号生成电路116从时钟计数器电路114输入像素计数器值。水平同步信号生成电路116基于像素计数器值生成水平同步信号Hsync，将生成的水平同步信号Hsync分别向显示装置12和水平同步计数器电路117送出。
在此，如果像素计数器值是预先设定的下限值“0”至上限值“1”之间的值，水平同步信号生成电路116使水平同步信号Hsync成为低电平，如果是上述以外的值，就使水平同步信号Hsync成为高电平。水平同步信号Hsync从高电平向低电平变迁的时刻是一行描绘的开始时刻。
水平同步计数器电路117从水平同步信号生成电路116输入水平同步信号Hsync。水平同步计数器电路117预先设定计数范围的上限(下面，称为垂直同步脉冲数)，并在内部保存。水平同步计数器电路117在水平同步信号Hsync的上升沿将计数器值加1，向垂直同步信号生成电路118送出计数器值。水平同步计数器电路117反复进行从计数器“0”至计数器值“垂直同步脉冲数”的计数。
垂直同步信号生成电路118从水平同步计数器电路117输入计数器值(下面，称为同步计数器值)。垂直同步信号生成电路118基于同步计数器值生成垂直同步信号Vsync，向显示装置12和DMA控制器14分别送出生成的垂直同步信号Vsync。
在此，如果同步计数器值是预先设定的下限值“0”至上限值“1”之间的值，垂直同步信号生成电路118使垂直同步信号Vsync成为低电平，如果是上述以外的值，使垂直同步信号Vsync成为高电平。垂直同步信号Vsync从高电平向低电平变迁的时刻是一行描绘的开始时刻。
显示装置12从FIFO电路111输入显示数据DData，从时钟屏蔽电路112输入显示用时钟PCLK’，从许可信号生成电路115输入数据许可信号DataEn。再者，显示装置12从水平同步信号生成电路116输入水平同步信号Hsync，从垂直同步信号生成电路118输入垂直同步信号Vsync。
显示装置12在数据许可信号DataEn为高电平的期间，依次在显示用时钟PCLK’的上升沿取入显示数据DData，将取入的显示数据DData显示在显示器上。此外，显示装置12在水平同步信号Hsync的下降沿转移到下一行的描绘，在垂直同步信号Vsync的下降沿转移到下一帧的描绘。
存储器13是存储在显示装置12上显示的数据的存储装置，具有准备了存储一帧数据的2个存储器区域的结构。并且，存储器13有时会被DMA控制器以外的未图示的CPU或CG等访问。
DMA控制器14是不经由CPU就从存储器13读取数据的装置，从存储器13读取存储器MData，将读取的存储器数据MData转发给FIFO电路111。并且，DMA控制器14在从垂直同步信号生成电路118输入的垂直同步信号Vsync的下降沿，切换到从存储器13读取存储器数据MData的存储器区域。
<工作>
(DMA控制器和FIFO电路的工作)
参照图2说明图1的显示系统1的DMA控制器14和FIFO电路111的工作。图2是表示DMA控制器14和FIFO电路111的工作的时序图。其中，在图2的时序图中，FIFO电路111的满标志位(FullFlag)在整个期间成为表示未下溢的低电平。
在时间t1，DMA控制器14对存储器13进行存储器数据MData的发送请求。
在时间t2，FIFO电路111在时钟PCLK的上升沿将存储器数据MData作为显示数据DData向显示装置12送出(Fifo Pop)。
在时间t3，FIFO电路111在时钟PCLK的上升沿将存储器数据MData作为显示数据DData向显示装置12送出(Fifo Pop)，FIFO电路111成为下溢。FIFO电路111设立空标志位，即将通知信号UnderF上升为高电平。在时间t4，在时钟PCLK的上升沿FIFO电路111向显示装置12送出的显示数据DData是在时间t3向显示装置12送出的显示数据DData。
在时间t5，根据在时间t1的DMA控制器14的发送请求，存储在存储器13中的存储器数据MData经由DMA控制器被存储到FIFO电路111(Fifo Push)。由此，FIFO电路111不下溢，FIFO电路111清空标志位，即将通知信号UnderF降低为低电平。
在时间t6，FIFO电路111在时钟PCLK的上升沿将存储器数据MData作为显示数据DData向显示装置12送出(Fifo Pop)。
(显示控制电路的工作)
参照图3说明图1的显示控制电路11的工作。图3是表示显示控制电路11的工作的时序图。
在时间t101至时间t104的期间，通知信号UnderF是低电平，所以时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，通知信号UnderF是低电平，所以时钟计数器电路114在输入的时钟PCLK的上升沿将计数器值加1(“247”→“0”→ 1”→…→“7”)。
如果通过时间t101处的时钟计数器电路114的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。如果通过时间t102处的时钟计数器电路114的计数器值的计数增加使像素计数器值成为“2”，则水平同步信号生成电路116将水平同步信号Hsync上升为高电平。
如果通过时间t103处的时钟计数器电路114的计数器值的计数增加使像素计数器值成为“5”，则许可信号生成电路115将数据许可信号DataEn上升为高电平。
假设通过在时间t104从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF升高为高电平。由此，时钟屏蔽电路112对输入的时钟PCLK施加屏蔽，向显示装置12送出固定为高电平的显示用时钟PCLK’。
在时间t105，由于通知信号UnderF为高电平，所以时钟计数器电路114不进行计数器值的计数增加。
在时间t106，若存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，所以FIFO电路111将通知信号UnderF下降为低电平。由此，时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
在时间t107至时间t108的期间，通知信号UnderF是低电平，所以时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，通知信号UnderF是低电平，所以时钟计数器电路114在输入的时钟PCLK的上升沿将计数器值加1(“7”→“8”…→“240”)。
假设通过在时间t108从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF上升为高电平。由此，时钟屏蔽电路112对输入的时钟PCLK施加屏蔽，向显示装置12送出固定为高电平的显示用时钟PCLK’。
在时间t109，通知信号UnderF是高电平，所以时钟计数器电路114a不进行计数器值的计数增加。
在时间t110，如果存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，FIFO电路111将通知信号UnderF下降为低电平。由此，时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
在时间t111至时间t113的期间，通知信号UnderF是低电平，所以时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于通知信号UnderF是低电平，时钟计数器电路114在输入的时钟PCLK的上升沿将计数器值加1(“240”→“241”→…→“247”→ 0”)。
如果通过时间t112处的时钟计数器电路114的计数器值的计数增加使像素计数器值成为“245”，则许可信号生成电路115将数据许可信号DataEn下降为低电平。
如果通过时间t113处的时钟计数器电路114的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。
在时间t11至时间t13的期间，水平同步计数器电路117在水平同步信号Hsync的上升沿将计数器值加1(“332”→“0”→“1”→…→“332”)。如果通过时间t11处的水平同步计数器电路117的计数器值的计数增加使同步计数器值成为“0”，则垂直同步信号生成电路118将垂直同步信号Vsync下降为低电平。然后，如果通过时间t12处的水平同步计数器电路117的计数器值的计数增加使同步计数器值成为“2”，则垂直同步信号生成电路118将垂直同步信号Vsync升高为高电平。
<效果>
在如上所述的本实施方式的显示系统1中，时钟屏蔽电路112在FIFO电路111处于下溢的期间对时钟PCLK施加屏蔽并向显示装置12送出固定为高电平的显示用时钟PCLK’。由此，在FIFO电路111处于下溢的期间，显示用时钟PCLK’中没有上升沿，因此，显示装置12在FIFO电路111处于下溢的期间，不会将显示显示数据DData的像素位置移到下一个像素位置。因此，即使在FIFO电路111发生了下溢的情况下，显示数据DData也能显示在本来要显示的像素位置上。
此外，在FIFO电路111中发生下溢，时钟屏蔽电路112对时钟PCLK施加了屏蔽的期间，时钟计数器电路114停止时钟PCLK的计数增加工作。因此，即使在显示器的某一行的描绘中FIFO电路111成为下溢，在该某一行的描绘结束之前不会移到下一行的描绘。
《第二实施方式》
下面，参照附图说明本发明的第二实施方式。第二实施方式是在第一实施方式上附加了即使FIFO电路中发生了下溢也使水平同步期间为一定的结构而构成的。并且，在第二实施方式中，对于具有与第一实施方式相同功能的结构要素付与相同的附图标记，并且能够适用第一实施方式的说明，因此省略其说明。
<结构>
参照图4说明本实施方式的显示系统的结构。图4是表示本实施方式的显示系统的构成的结构图。
显示系统2具备显示控制电路21、显示装置12、存储器13和DMA控制器14。
显示控制电路21具备FIFO电路111、时钟屏蔽电路112、水平同步期间设定寄存器113a、屏蔽期间计数器电路211、水平同步期间校正电路212、时钟计数器电路114a、许可信号生成电路115、水平同步信号生成电路116、水平同步计数器电路117和垂直同步信号生成电路118。
并且，FIFO电路111在第一实施方式中将通知信号UnderF分别向时钟屏蔽电路112和时钟计数器电路114送出，而在第二实施方式中分别发送给时钟屏蔽电路112、时钟计数器电路114a和屏蔽期间计数器电路211。水平同步信号生成电路116在第一实施方式中将水平同步信号Hsync分别发送给显示装置12和水平同步计数器电路117，而在第二实施方式中分别发送给显示装置12、水平同步计数器电路117和屏蔽期间计数器电路211。
水平同步期间设定寄存器113a是设定并保存时钟计数器电路114a的计数范围上限(水平同步时钟数)的寄存器，向水平同步期间校正电路212送出正在保存的水平同步时钟数。在此，设在水平同步期间设定寄存器113a中保存的水平同步时钟数设为“247”。
屏蔽期间计数器电路211从外部输入时钟PCLK，从FIFO电路111输入通知信号UnderF，从水平同步信号生成电路116输入水平同步信号Hsync。
屏蔽期间计数器电路211在水平同步信号Hsync的下降沿使计数器值返回“0”。在通知信号UnderF为高电平时，屏蔽期间计数器电路211在输入的时钟PCLK的上升沿将计数器值加1。此外，屏蔽期间计数器电路211在通知信号UnderF为低电平时停止计数增加工作。即，屏蔽期间计数器电路211对在描绘一行的过程中FIFO电路111处于下溢时的时钟PCLK的上升沿进行计数。
水平同步期间校正电路212从水平同步期间设定寄存器113a输入水平同步时钟数，从屏蔽期间计数器电路211输入计数器值(下面称为屏蔽时钟数MNum)。水平同步期间校正电路212从水平同步时钟数中减去屏蔽时钟数Mnum，向时钟计数器电路114a送出减法结果值。
时钟计数器电路114a从外部输入时钟PCLK，从FIFO电路111输入通知信号UnderF，从水平同步期间校正电路212输入减法结果值(下面称为校正水平同步时钟数)。并且，如果在FIFO电路111中发生了下溢，则校正水平同步时钟数随时被更新。时钟计数器电路114a向许可信号生成电路115和水平同步信号生成电路116分别送出计数器值(像素计数器值)。
在通知信号UnderF为低电平时。时钟计数器电路114a在输入的时钟PCLK的上升沿将计数器值加1。此外，在通知信号UnderF为高电平时，时钟计数器电路114a停止计数增加工作。即，时钟计数器电路114a在FIFO电路111不下溢的期间进行计数增加工作，在在FIFO电路111发生下溢的期间停止计数增加工作。时钟计数器电路114a反复进行计数器值“0”至计数器值“校正水平同步时钟数”之间的计数。
<工作>
参照图5说明图4的显示系统2的显示控制电路21的工作。图5是表示显示控制电路21的工作的时序图。并且，基于水平同步信号Hsync生成垂直同步信号Vsync的工作与第一实施方式的情况相同，能够适用第一实施方式的说明，因此省略其说明。
在时间t201至时间t204的期间，通知信号UnderF成为低电平，所以时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于通知信号UnderF是低电平，所以时钟计数器电路114a在输入的时钟PCLK的上升沿将计数器值加1(“247”→“0”→“1”→…→“7”)。
如果通过时间t201处的时钟计数器电路114a的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。此时，屏蔽期间计数器电路211为了在水平同步信号Hsync的下降沿对从此描绘的行中的、FIFO电路111成为下溢的期间的时钟PCLK的时钟数进行计数，使计数器值(屏蔽时钟数MNum)返回到“0”。水平同步期间校正电路212从被保存在水平同步期间设定寄存器113a中的水平同步时钟数“247”中减去屏蔽时钟数MNum“0”，向时钟计数器电路114a送出校正水平同步时钟数“247”。
如果通过时间t202处的时钟计数器电路114a的计数器值的计数增加使像素计数器值成为“2”，则水平同步信号生成电路116将水平同步信号Hsync上升为高电平。
如果通过时间t203处的时钟计数器电路114a的计数器值的计数增加使像素计数器值成为“5”，则许可信号生成电路115将数据许可信号DataEn上升为高电平。
假设通过在时间t204从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF升高为高电平。由此，时钟屏蔽电路112对输入的时钟PCLK施加屏蔽，向显示装置12送出固定为高电平的显示用时钟PCLK’。
在时间t205，通知信号UnderF是高电平，所以时钟计数器电路114a不进行计数器值的计数增加。
由于通知信号UnderF是高电平，所以屏蔽期间计数器电路211在时钟PCLK的上升沿将计数器值(屏蔽时钟数MNum)加1(“0”→“1”)。水平同步期间校正电路212从水平同步时钟数“247”中减去屏蔽时钟数MNum“1”，向时钟计数器电路114a送出校正水平同步时钟数“246”。由此，时钟计数器电路114a的计数范围的上限被更新为“246”。
在时间t206，若存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，所以FIFO电路111将通知信号UnderF下降为低电平。由此，时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
在时间t207至时间t208的期间，通知信号UnderF是低电平，所以时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，通知信号UnderF是低电平，所以时钟计数器电路114a在输入的时钟PCLK的上升沿将计数器值加1(“7”→“8”…→“240”)。
假设通过在时间t208从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF上升为高电平。由此，时钟屏蔽电路112对输入的时钟PCLK施加屏蔽，向显示装置12送出固定为高电平的显示用时钟PCLK’。
在时间t209，通知信号UnderF是高电平，所以时钟计数器电路114a不进行计数器值的计数增加。
由于通知信号UnderF是高电平，所以屏蔽期间计数器电路211在时钟PCLK的上升沿将计数器值(屏蔽时钟数MNum)加1(“1”→“2”)。水平同步期间校正电路212从水平同步时钟数“247”中减去屏蔽时钟数MNum“2”，向时钟计数器电路114a送出校正水平同步时钟数“245”。由此，时钟计数器电路114a的计数范围的上限被更新为“245”。
在时间t210，如果存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，FIFO电路111将通知信号UnderF下降为低电平。由此，时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
在时间t211至时间t213的期间，通知信号UnderF是低电平，所以时钟屏蔽电路112将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于通知信号UnderF是低电平，所以时钟计数器电路114a在输入的时钟PCLK的上升沿将计数器值加1(“240”→“241”→…→“245”→“0”)。在此，时钟计数器电路114a的计数范围上限通过水平同步期间校正电路212的处理成为“245”，因此时钟计数器电路114a的计数值从“245”成为“0”。
如果通过时间t212处的时钟计数器电路114a的计数器值的计数增加使像素计数器值成为“245”，则许可信号生成电路115将数据许可信号DataEn下降为低电平。
<效果>
根据上述的本实施方式的显示系统2，与第一实施方式的显示系统1的情况同样，即使在FIFO电路111发生了下溢，也能够防止显示图像的显示偏移。
此外，如果在FIFO电路111中发生了下溢，则时钟计数器电路114a的计数增加工作停止。但是，由屏蔽期间计数器电路211对该停止期间的时钟PCLK的上升沿的边沿数量进行计数，将时钟计数器电路114a的计数范围上限校正成减小了屏蔽期间计数器电路211的计数器值的值。因此，即使在FIFO电路111中发生了下溢，也能够使水平同步期间为一定。
《第三实施方式》
下面，参照附图说明本发明的第三实施方式。在第一实施方式中，在FIFO电路处于下溢的情况下一定对时钟PCLK施加屏蔽。与此相比，在第三实施方式中，在FIFO电路处于下溢的情况下，可以选择对时钟PCLK施加屏蔽的工作模式(下面称为屏蔽处理模式)和对时钟PCLK不施加屏蔽的工作模式(下面称为非屏蔽处理模式)。并且，在第三实施方式中，对于具有与第一实施方式相同功能的构成要素付与相同的附图标记，并且能够适用第一实施方式的说明，因此省略其说明。
<结构>
下面，参照图6说明本实施方式的显示系统的结构。图6是表示本实施方式的显示系统的构成的结构图。
显示系统3具备显示控制电路31、显示装置12、存储器13、DMA控制器14和CPU15。
显示控制电路31具备FIFO电路111、时钟屏蔽设定寄存器311、屏蔽信号生成电路312、时钟屏蔽电路112b、水平同步期间设定寄存器113、时钟计数器电路114b、许可信号生成电路115、水平同步信号生成电路116、水平同计数器电路117和垂直同步信号生成电路118。
并且，FIFO电路111在第一实施方式中向时钟屏蔽电路112和时钟计数器电路114分别送出通知信号UnderF，而在第三实施方式中分别向屏蔽信号生成电路312和CPU15送出。此外，水平同步期间设定寄存器113在第一实施方式中向时钟计数器电路114送出水平同步时钟数，而在第三实施方式中向时钟计数器电路114b送出。
时钟屏蔽设定寄存器311是根据来自外部的指定来设定使显示控制装置31全体在屏蔽处理模式和非屏蔽处理模式中的哪一个模式下工作的寄存器，分别向屏蔽信号生成电路312和CPU15送出寄存器值。在此，时钟屏蔽设定寄存器311由1比特的计数位构成，在屏蔽处理模式的情况下，作为寄存器值设定“1”，在非屏蔽处理模式的情况下，作为寄存器值设定“0”。
屏蔽信号生成电路312从时钟屏蔽设定寄存器311输入寄存器值，从FIFO电路111输入通知信号UnderF。在寄存器值为“1”(屏蔽处理模式)的情况下，屏蔽信号生成电路312将通知信号UnderF直接作为屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。此外，在寄存器值为“0”(非屏蔽处理模式)的情况下，屏蔽信号生成电路312对通知信号UnderF施加屏蔽，向时钟屏蔽电路112b和时钟计数器电路114b分别送出将电平固定为高电平的屏蔽信号MASK。
时钟屏蔽电路112b从外部输入时钟PCLK，从屏蔽信号生成电路312输入屏蔽信号MASK。在屏蔽信号MASK为低电平时，时钟屏蔽电路112b将时钟PCLK作为显示用时钟PCLK’向显示装置12送出。在屏蔽信号MASK为高电平时，时钟屏蔽电路112b对输入的时钟PCLK’施加屏蔽，向显示装置12送出将电平固定为高电平的显示用时钟PCLK’。即，在屏蔽处理模式的情况下，时钟屏蔽电路112b在FIFO电路111处于下溢的期间对输入的时钟PCLK施加屏蔽。此外，在非屏蔽处理模式的情况下，时钟屏蔽电路112b不论FIFO电路111是否是下溢，都将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
时钟计数器电路114b从外部输入时钟PCLK，从屏蔽信号生成电路312输入屏蔽信号MASK，从水平同步期间设定寄存器113输入水平同步时钟数。时钟计数器电路114b分别向许可信号生成电路115和水平同步信号生成电路116送出计数器值。
在屏蔽信号MASK为低电平时，时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1。此外，在屏蔽信号MASK为高电平时，时钟计数器电路114b停止计数增加工作。时钟计数器电路114b反复进行从计数器值“0”至计数器值“水平同步时钟数”之间的计数。即，在屏蔽处理模式的情况下，时钟计数器电路114b只在FIFO电路111不是下溢的期间进行计数增加工作。此外，非屏蔽处理模式的情况下，不论FIFO电路111是否下溢，时钟计数器电路114b都进行计数增加工作。
CPU15从时钟屏蔽寄存器311输入寄存器值，从FIFO电路111输入通知信号UnderF。在输入的寄存器值为“1”(屏蔽处理模式)的情况下，即使在FIFO电路111中发生下溢，CPU15也不进行用于去除下溢的主要原因的下溢错误处理。在输入的寄存器值为“0”(非屏蔽处理模式)的情况下，若通知信号UnderF成为高电平，CPU15进行下溢错误处理。在此，下溢错误处理例如是提高DMA控制器对存储器13的访问优先度、将显示数据的制作程序变更为减轻负载的制作程序、停止显示以外的程序等处理。
<工作>
(屏蔽处理模式时的工作)
参照图7说明图6的显示系统3的屏蔽处理模式时的显示控制电路31的工作。图7是表示屏蔽处理模式时的显示控制电路31的工作的时序图。并且，基于水平同步信号Hsync生成垂直同步信号Vsync的工作与第一实施方式的情况相同，并且能够适用第一实施方式的说明，因此省略其说明。
其中，在时钟屏蔽设定寄存器311设定了“1”(屏蔽处理模式)，屏蔽信号生成电路312将通知信号UnderF直接作为屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
在时间t301至时间t304的期间，通知信号UnderF是低电平，屏蔽信号生成电路312分别向时钟屏蔽电路112b和时钟计数器电路114b送出低电平的屏蔽信号MASK。
由于输入的屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于屏蔽信号MASK是低电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“247”→“0”→“1”→…→“7”)。
如果通过时间t301处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。如果通过时间t302处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“2”，则水平同步信号生成电路116将水平同步信号Hsync上升为高电平。
如果通过时间t303处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“5”，则许可信号生成电路115将数据许可信号DataEn上升为高电平。
假设通过在时间t304从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF升高为高电平。屏蔽信号生成电路312将高电平的通知信号UnderF直接作为屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。此时，CPU15虽然输入了高电平的通知信号UnderF，但是从时钟屏蔽设定寄存器311输入了寄存器值“1”(屏蔽处理模式)，所以不进行下溢错误处理。
在时间t305，屏蔽信号MASK是高电平，所以时钟计数器电路114b不进行计数器值的计数增加。
在时间t306，若存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，所以FIFO电路111将通知信号UnderF下降为低电平。屏蔽信号生成电路312将低电平的通知信号UnderF直接作为屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
在时间t307至时间t308的期间，通知信号UnderF是低电平，屏蔽信号生成电路312分别向时钟屏蔽电路112b和时钟计数器电路114b送出低电平的屏蔽信号MASK。
由于屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于屏蔽信号MASK是低电平，所以时钟计数器电路“4b在输入的时钟PCLK的上升沿将计数器值加1(“7”→“8”…→“240”)。
假设通过在时间t308从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF上升为高电平。屏蔽信号生成电路312将高电平的通知信号UnderF直接作为屏蔽信号MASK，分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
在时间t309，屏蔽信号MASK是高电平，所以时钟计数器电路114b不进行计数器值的计数增加。
在时间t310，如果存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，所以FIFO电路111将通知信号UnderF下降为低电平。屏蔽信号生成电路312将低电平的通知信号UnderF直接作为屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
在时间t311至时间t313的期间，通知信号UnderF是低电平，屏蔽信号生成电路312将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
由于屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12发送。此外，由于屏蔽信号MASK是低电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“240”→“241”→…→“247”→“0”)。
如果通过时间t312处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“245”，则许可信号生成电路115将数据许可信号DataEn下降为低电平。
如果通过时间t313处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。
(非屏蔽处理时的工作)
参照图8说明图6的显示系统3的非屏蔽处理模式时的显示控制电路31的工作。图8是表示非屏蔽处理模式时的显示控制电路31的工作的时序图。并且，基于水平同步信号Hsync生成垂直同步信号Vsync的工作与第一实施方式的情况相同，并且能够适用第一实施方式的说明，因此省略其说明。
其中，在时钟屏蔽设定寄存器311设定了“0”(非屏蔽处理模式)，屏蔽信号生成电路312对通知信号UnderF施加屏蔽，分别向时钟屏蔽电路112b和时钟计数器电路114b送出将电平固定为低电平的屏蔽信号MASK。
在时间t401至时间t404的期间，屏蔽信号生成电路312对通知信号UnderF施加屏蔽，将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
由于输入的屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于屏蔽信号MASK是低电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“247”→“0”→“1”→…→“7”)。
如果通过时间t401处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。如果通过时间t402处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“2”，则水平同步信号生成电路116将水平同步信号Hsync上升为高电平。
如果通过时间t403处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“5”，则许可信号生成电路115将数据许可信号DataEn上升为高电平。
假设通过在时间t404从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF升高为高电平。由于从时钟屏蔽设定寄存器311输入了寄存器值“0”(非屏蔽处理模式)，所以屏蔽信号生成电路312对通知信号UnderF施加屏蔽，将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。虽然FIFO电路111成为下溢，但屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
此时，CPU15输入了高电平的通知信号UnderF，从时钟屏蔽设定寄存器311输入了寄存器值“0”(非屏蔽处理模式)，所以不进行下溢错误处理。
在时间t405，由于屏蔽信号MASK是低电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“7”→“8”)。
在时间t406，若存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，所以FIFO电路111将通知信号UnderF下降为低电平。屏蔽信号生成电路312对通知信号UnderF施加屏蔽，将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
在时间t407至时间t408的期间，屏蔽信号生成电路312对通知信号UnderF施加屏蔽，分别向时钟屏蔽电路112b和时钟计数器电路114b送出低电平的屏蔽信号MASK。
由于屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。此外，由于屏蔽信号MASK是低电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“8”→“9”…→“239”)。
假设通过在时间t408从FIFO电路111向显示装置12送出存储器数据MData，FIFO电路111成为下溢。这样，FIFO电路111将通知信号UnderF上升为高电平。由于从时钟屏蔽设定寄存器311输入了寄存器值“0”(非屏蔽处理模式)，所以屏蔽信号生成电路312对通知信号UnderF施加屏蔽，将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。虽然FIFO电路111成为下溢，但屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12送出。
在时间t409，由于屏蔽信号MASK是高电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“239”→“240”)。
在时间t410，如果存储器数据MData从存储器13经由DMA控制器14被存储到FIFO电路111，FIFO电路111不下溢，所以FIFO电路111将通知信号UnderF下降为低电平。屏蔽信号生成电路312对通知信号UnderF施加屏蔽，将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
在时间t411至时间t413的期间，屏蔽信号生成电路312对通知信号UnderF施加屏蔽，将低电平的屏蔽信号MASK分别向时钟屏蔽电路112b和时钟计数器电路114b送出。
由于屏蔽信号MASK是低电平，所以时钟屏蔽电路112b将输入的时钟PCLK直接作为显示用时钟PCLK’向显示装置12发送。此外，由于屏蔽信号MASK是低电平，所以时钟计数器电路114b在输入的时钟PCLK的上升沿将计数器值加1(“240”→“241”→…→“247”→“0”)。
如果通过时间t412处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“245”，则许可信号生成电路115将数据许可信号DataEn下降为低电平。
如果通过时间t413处的时钟计数器电路114b的计数器值的计数增加使像素计数器值成为“0”，则水平同步信号生成电路116将水平同步信号Hsync下降为低电平。
(CPU的工作)
参照图9说明图6的显示系统1的CPU15的工作。图9是表示CPU15的工作的时序图。
CPU15监视从FIFO电路111输入的通知信号UnderF，即监视FIFO电路111中的下溢的发生。然后，CPU15在监视过程中检测到通知信号UnderF的电平成为高电平、即在FIFO电路111发生了下溢(步骤S101)。CPU15根据从时钟屏蔽设定寄存器118输入的寄存器值，判断显示控制电路31是在屏蔽处理模式下工作、还是在非屏蔽处理模式下工作(步骤S102)。判断为在屏蔽处理模式下工作的情况下(S102的屏蔽处理模式)，结束图9的处理。判断为在非屏蔽处理模式下工作的情况下(S102的非屏蔽处理模式)，CPU15进行下溢错误处理(步骤S103)，结束图9的处理。
<效果>
根据上述的本实施方式的显示系统3，在FIFO电路111发生了下溢的情况下，能够在对时钟PCLK施加屏蔽的屏蔽处理模式和对时钟PCLK不施加屏蔽的非屏蔽处理模式的两种模式下利用显示控制电路31，能够期待大量生产所带来的成本竞争力的提高。
希望使显示控制软件具有与未搭载本发明的功能的机种相同的流程、并且使下溢发生时的画面显示状态成为与未搭载本发明的功能的机种相同的状态的情况下，能够通过选择非屏蔽模式来实现。通过这样做，能够在多机种中使用相同的软件，能够得到相同的显示结果，所以还能够期待开发效率的提高。
并且，在第一实施方式至第三实施方式中，作为与显示装置12的接口示出了数字接口的例子，但是变换为低振幅差动串行接口的情况下，本发明也是有效的。此外，输入显示数据的下溢的稍微之前的状态，延迟像素时钟的频率，本质上也是相同的结构。
<补充>
本发明并不被上述第一实施方式至第三实施方式限定，例如也可以是如下的结构。
也可以将在第三实施方式说明的时钟屏蔽设定寄存器311和屏蔽信号生成电路312组合到第二实施方式的显示控制电路21中。
本发明可以利用于将显示数据显示在显示装置的显示器上的显示控制装置、以及具有该显示控制装置的显示系统中。

Claims (5)

1.一种显示控制电路，控制显示装置的显示，其特征在于，具备：
数据传送电路，存储依次输入的数据，按照输入的时钟信号向上述显示装置送出存储着的上述数据；以及
时钟屏蔽电路，在上述数据传送电路中存储有未送出数据的期间，将输入的上述时钟信号作为显示用时钟信号向上述显示装置送出，在未存储有未送出的数据的期间，将固定为预定电平的信号作为显示用时钟信号向上述显示装置送出。
2.如权利要求1所述的显示控制电路，其特征在于，还具备：
时钟计数器电路，在上述数据传送电路中存储着未送出的数据的期间，进行计数上述时钟信号的时钟数的计数工作，在未存储有未送出的数据的期间，停止计数工作；
水平同步信号生成电路，在上述时钟计数器电路的计数器值属于预定范围内的期间和属于范围外的期间，通过改变电平来生成水平同步信号，并且向上述显示装置送出。
3.如权利要求2所述的显示控制电路，其特征在于，还具备：
屏蔽期间计数器电路，对在上述数据传送电路中未存储有未送出数据的期间的上述时钟信号的时钟数进行计数；以及
校正电路，将上述时钟计数器电路的计数范围的上限值校正成从该上限值中减去了上述屏蔽期间计数器电路的计数值的值；
上述时钟计数器电路在由上述校正电路校正后的计数范围内进行计数工作。
4.如权利要求1所述的显示控制电路，其特征在于，
上述显示控制电路能够将在上述数据传送电路中未存储有未送出数据的情况下进行的工作切换为第一工作和第二工作中的某一个；
还具备工作设定电路，该工作设定电路记录表示上述第一工作的信息和表示上述第二工作的信息中的一个；
在未存储有未送出数据的期间，在上述工作设定电路中记录了表示上述第一工作的信息的情况下，上述时钟屏蔽电路将固定为预定电平的信号作为显示用时钟信号向上述显示装置送出，在记录了表示上述第二工作的信息的情况下，上述时钟屏蔽电路将输入的上述时钟信号作为显示用时钟信号向上述显示装置送出。
5.一种显示系统，具备显示部、控制上述显示部的显示的显示控制部、在记录区域的一部分记录着在上述显示部显示的数据的数据记录部、从上述数据记录部读取上述数据并向上述显示控制部送出的数据读取部，其特征在于，
上述显示控制部具备：
数据传送电路，存储从上述数据读取部依次输入的数据，按照输入的时钟信号向上述显示装置送出存储着的上述数据；以及
时钟屏蔽电路，在上述数据传送电路中存储有未送出的数据的期间，将输入的上述时钟信号作为显示用时钟信号向上述显示装置送出，在未存储有未送出的数据的期间，将固定为预定的电平的信号作为显示用时钟信号向上述显示装置送出。
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