JPH11272227A - 表示制御回路 - Google Patents
表示制御回路Info
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- JPH11272227A JPH11272227A JP10077167A JP7716798A JPH11272227A JP H11272227 A JPH11272227 A JP H11272227A JP 10077167 A JP10077167 A JP 10077167A JP 7716798 A JP7716798 A JP 7716798A JP H11272227 A JPH11272227 A JP H11272227A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 表示用コントローラの制御信号に切り替える
瞬間に表示素子を駆動する周波数が変化するために生じ
る表示のチラツキが問題になる。 【解決手段】 第１の画像表示記憶回路装置の表示画像
変化を検出する検出回路で起動する第２の画像表示記憶
回路装置は、検出回路の検出信号により、第１の画像表
示記憶回路装置から１画面に相当する単数あるいは複数
フレームの画像を記憶したのち、自走して、表示画像信
号発生回路装置を駆動し続け、検出回路に画像変化の信
号が生じると、表示画像信号発生回路装置への信号周波
数を補正する補正回路装置を起動したのち、第２の画像
表示記憶回路装置を停止し、第１の画像表示記憶回路装
置から出力される表示画像信号発生回路駆動信号に切り
替えることを特徴とする表示制御回路。
瞬間に表示素子を駆動する周波数が変化するために生じ
る表示のチラツキが問題になる。 【解決手段】 第１の画像表示記憶回路装置の表示画像
変化を検出する検出回路で起動する第２の画像表示記憶
回路装置は、検出回路の検出信号により、第１の画像表
示記憶回路装置から１画面に相当する単数あるいは複数
フレームの画像を記憶したのち、自走して、表示画像信
号発生回路装置を駆動し続け、検出回路に画像変化の信
号が生じると、表示画像信号発生回路装置への信号周波
数を補正する補正回路装置を起動したのち、第２の画像
表示記憶回路装置を停止し、第１の画像表示記憶回路装
置から出力される表示画像信号発生回路駆動信号に切り
替えることを特徴とする表示制御回路。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータの低消費電力表示装置に関する。
ータの低消費電力表示装置に関する。
【０００２】
【従来の技術】情報端末としての携帯用パソコンに搭載
される電源は、通常１次あるいは２次の電池であり、仕
様としての動作寿命の数値が問題となるが、長時間動作
への解決方法としてＰ−２０４９２、Ｐ−２０５９６、
Ｕ−１０６３２、Ｐ−２１８３７の発明がある。これら
発明および考案は中央演算装置およびその周辺装置を停
止した場合の液晶表示の低電力化を計るものである。
される電源は、通常１次あるいは２次の電池であり、仕
様としての動作寿命の数値が問題となるが、長時間動作
への解決方法としてＰ−２０４９２、Ｐ−２０５９６、
Ｕ−１０６３２、Ｐ−２１８３７の発明がある。これら
発明および考案は中央演算装置およびその周辺装置を停
止した場合の液晶表示の低電力化を計るものである。
【０００３】従来例の１例として、図４に上記発明に基
づくシステムブロック図を示す。図４は画像情報保持用
メモリ回路としてＦＩＦＯを使用して、液晶表示の低電
力システムを構築している。
づくシステムブロック図を示す。図４は画像情報保持用
メモリ回路としてＦＩＦＯを使用して、液晶表示の低電
力システムを構築している。
【０００４】低電力化した液晶表示システムにおいて、
図４で示すように、ＣＰＵに相当する中央演算装置５０
１と、第１の画像表示記憶回路装置に相当するＶＲＡＭ
５０４の記憶回路素子と、表示用コントローラ５０３
と、第２の画像表示器奥回路装置に相当するＦＩＦＯを
用いた表示画像保持用メモリ５０８と、メモリ制御回路
５０７と、信号発生回路装置５０６および、ＶＲＡＭア
クセス検出回路５０５などで構成している。
図４で示すように、ＣＰＵに相当する中央演算装置５０
１と、第１の画像表示記憶回路装置に相当するＶＲＡＭ
５０４の記憶回路素子と、表示用コントローラ５０３
と、第２の画像表示器奥回路装置に相当するＦＩＦＯを
用いた表示画像保持用メモリ５０８と、メモリ制御回路
５０７と、信号発生回路装置５０６および、ＶＲＡＭア
クセス検出回路５０５などで構成している。
【０００５】図４で、ＶＲＡＭアクセス検出回路５０５
は中央演算装置５０１がＶＲＡＭ５０４への未アクセス
時に、メモリ制御回路５０７への信号５１１を正転信号
とする。これを受けて、前記メモリ制御回路５０７は、
階調表示に相当する単数あるいは複数のフレーム（１フ
レーム幅は１画面表示に相当）分の画像情報を表示画像
保持用メモリ５０８に記憶し始め、該表示画像保持用メ
モリ５０８内に画像情報を記憶し終わると、切り替え信
号線５１２に正転信号を送信し、表示用コントローラ５
０３を停止させる。
は中央演算装置５０１がＶＲＡＭ５０４への未アクセス
時に、メモリ制御回路５０７への信号５１１を正転信号
とする。これを受けて、前記メモリ制御回路５０７は、
階調表示に相当する単数あるいは複数のフレーム（１フ
レーム幅は１画面表示に相当）分の画像情報を表示画像
保持用メモリ５０８に記憶し始め、該表示画像保持用メ
モリ５０８内に画像情報を記憶し終わると、切り替え信
号線５１２に正転信号を送信し、表示用コントローラ５
０３を停止させる。
【０００６】このとき同時に、疑似信号制御発生回路５
０６が駆動を開始し、表示用コントローラ５０３に代わ
って、疑似駆動信号５１８を発生して表示素子を直接駆
動する。表示画像保持用メモリ５０８は、メモリ制御回
路５０７により表示画像情報５２０を読み出し疑似表示
画像情報５１９として表示素子に送信される。表示画像
保持用メモリ５０８への画像情報の書き込みおよび読み
出しは、前記疑似駆動信号５１８に応じて生成されるメ
モリ用信号５１４によって行われる。
０６が駆動を開始し、表示用コントローラ５０３に代わ
って、疑似駆動信号５１８を発生して表示素子を直接駆
動する。表示画像保持用メモリ５０８は、メモリ制御回
路５０７により表示画像情報５２０を読み出し疑似表示
画像情報５１９として表示素子に送信される。表示画像
保持用メモリ５０８への画像情報の書き込みおよび読み
出しは、前記疑似駆動信号５１８に応じて生成されるメ
モリ用信号５１４によって行われる。
【０００７】中央演算装置５０１がＶＲＡＭ５０４にア
クセスが再開されると、ＶＲＡＭアクセス検出回路５０
５は、メモリ制御回路５０７への信号５１１に、反転信
号を送信する。その後、前記メモリ制御回路５０７は、
疑似信号制御発生回路５０６と表示用コントローラ５０
３への切り替え信号線５１２に反転信号を送信して表示
用コントローラ５０３の駆動を開始させて、前記疑似信
号制御発生回路５０６および表示画像保持用メモリ５０
８を停止させる。
クセスが再開されると、ＶＲＡＭアクセス検出回路５０
５は、メモリ制御回路５０７への信号５１１に、反転信
号を送信する。その後、前記メモリ制御回路５０７は、
疑似信号制御発生回路５０６と表示用コントローラ５０
３への切り替え信号線５１２に反転信号を送信して表示
用コントローラ５０３の駆動を開始させて、前記疑似信
号制御発生回路５０６および表示画像保持用メモリ５０
８を停止させる。
【０００８】
【発明が解決しようとする課題】中央演算装置５０１が
ＶＲＡＭ５０４へのアクセスが再開され、表示素子への
制御信号が表示用コントローラ５０３に移管される際
に、自走していた前記疑似信号制御発生回路５０６の表
示素子への疑似駆動信号５１８と、駆動が再開された表
示用コントローラ５０３の制御信号５１７とは、位相が
生じている。
ＶＲＡＭ５０４へのアクセスが再開され、表示素子への
制御信号が表示用コントローラ５０３に移管される際
に、自走していた前記疑似信号制御発生回路５０６の表
示素子への疑似駆動信号５１８と、駆動が再開された表
示用コントローラ５０３の制御信号５１７とは、位相が
生じている。
【０００９】このとき、前記した位相を無視して直接的
に、前記疑似信号制御発生回路５０６の疑似駆動信号５
１８から、表示用コントローラ５０３の制御信号５１７
に切り替えると、その瞬間に表示素子を駆動する周波数
が変化するために生じる表示のチラツキが問題になる。
に、前記疑似信号制御発生回路５０６の疑似駆動信号５
１８から、表示用コントローラ５０３の制御信号５１７
に切り替えると、その瞬間に表示素子を駆動する周波数
が変化するために生じる表示のチラツキが問題になる。
【００１０】本発明の目的は、上記課題を解決するた
め、前記疑似信号制御発生回路の疑似駆動信号から、表
示用コントローラの制御信号へ切り替える際に、位相時
間を検出し、該位相時間を疑似信号発生回路の駆動中に
次フレームの表示素子の各行に対して分配することで、
前記各行の周波数変化を低減してチラツキを抑制する回
路を提供することである。
め、前記疑似信号制御発生回路の疑似駆動信号から、表
示用コントローラの制御信号へ切り替える際に、位相時
間を検出し、該位相時間を疑似信号発生回路の駆動中に
次フレームの表示素子の各行に対して分配することで、
前記各行の周波数変化を低減してチラツキを抑制する回
路を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の表示制御回路は、下記記載の構成を採用す
る。
に、本発明の表示制御回路は、下記記載の構成を採用す
る。
【００１２】中央演算装置と、第１の画像表示記憶回路
装置と、表示画像信号発生回路装置および、表示素子か
らなる表示装置において、前記第１の画像表示記憶回路
装置の表示画像変化を検出する検出回路で起動する第２
の画像表示記憶回路装置は、前記検出回路の検出信号に
より、前記第１の画像表示記憶回路装置から１画面に相
当する単数あるいは複数フレームの画像を記憶したの
ち、自走して、前記表示画像信号発生回路装置を駆動し
続け、前記検出回路に画像変化の信号が生じると、前記
表示画像信号発生回路装置への信号周波数を補正する補
正回路装置を起動したのち、第２の画像表示記憶回路装
置を停止し、前記第１の画像表示記憶回路装置から出力
される前記表示画像信号発生回路駆動信号に切り替える
ことを特徴とする。
装置と、表示画像信号発生回路装置および、表示素子か
らなる表示装置において、前記第１の画像表示記憶回路
装置の表示画像変化を検出する検出回路で起動する第２
の画像表示記憶回路装置は、前記検出回路の検出信号に
より、前記第１の画像表示記憶回路装置から１画面に相
当する単数あるいは複数フレームの画像を記憶したの
ち、自走して、前記表示画像信号発生回路装置を駆動し
続け、前記検出回路に画像変化の信号が生じると、前記
表示画像信号発生回路装置への信号周波数を補正する補
正回路装置を起動したのち、第２の画像表示記憶回路装
置を停止し、前記第１の画像表示記憶回路装置から出力
される前記表示画像信号発生回路駆動信号に切り替える
ことを特徴とする。
【００１３】中央演算装置と、第１の画像表示記憶回路
装置と、表示画像信号発生回路装置および、表示素子か
らなる表示装置において、信号周波数を補正する前記補
正回路装置は、駆動が再開された前記第１の画像表示記
憶回路の制御信号と、自走中の前記第２の画像表示記憶
回路装置との位相を、次フレームの周波数を低くした補
正を行うことを特徴とする。
装置と、表示画像信号発生回路装置および、表示素子か
らなる表示装置において、信号周波数を補正する前記補
正回路装置は、駆動が再開された前記第１の画像表示記
憶回路の制御信号と、自走中の前記第２の画像表示記憶
回路装置との位相を、次フレームの周波数を低くした補
正を行うことを特徴とする。
【００１４】中央演算装置と、第１の画像表示記憶回路
装置と、表示画像信号発生回路装置および、表示素子か
らなる表示装置において、信号周波数を補正する前記補
正回路装置は、駆動が再開された前記第１の画像表示記
憶回路の制御信号と、自走中の前記第２の画像表示記憶
回路装置との位相を、次フレームで前記表示素子の複数
ある行に対し、補正時間を分配して補正することを特徴
とする。
装置と、表示画像信号発生回路装置および、表示素子か
らなる表示装置において、信号周波数を補正する前記補
正回路装置は、駆動が再開された前記第１の画像表示記
憶回路の制御信号と、自走中の前記第２の画像表示記憶
回路装置との位相を、次フレームで前記表示素子の複数
ある行に対し、補正時間を分配して補正することを特徴
とする。
【００１５】
【発明の実施の形態】図１は本発明の実施例における信
号周波数を補正するための補正回路と周辺回路を示す説
明図であり、図２は、図１に示す前記補正回路と、周辺
回路のタイミングチャートを示した説明図である。図３
は、図１に示す前記補正回路の詳細な説明図である。
号周波数を補正するための補正回路と周辺回路を示す説
明図であり、図２は、図１に示す前記補正回路と、周辺
回路のタイミングチャートを示した説明図である。図３
は、図１に示す前記補正回路の詳細な説明図である。
【００１６】図１は、信号周波数を補正する補正回路
と、中央演算装置から等からなる全体の回路構成を示し
た説明図で、中央演算装置５０１と、表示用コントロー
ラ５０３と、ＶＲＡＭ５０４等を結ぶアドレスバス５０
２から、中央演算装置５０１のＶＲＡＭ５０４へのアク
セスの有無を検出するＶＲＡＭアクセス検出回路５０５
によって表示素子を駆動する信号を制御する。
と、中央演算装置から等からなる全体の回路構成を示し
た説明図で、中央演算装置５０１と、表示用コントロー
ラ５０３と、ＶＲＡＭ５０４等を結ぶアドレスバス５０
２から、中央演算装置５０１のＶＲＡＭ５０４へのアク
セスの有無を検出するＶＲＡＭアクセス検出回路５０５
によって表示素子を駆動する信号を制御する。
【００１７】中央演算装置５０１がＶＲＡＭ５０４へア
クセスしている時は、表示用コントローラ５０３が駆動
しており、表示素子への信号を送信し続けている。その
後、ＶＲＡＭ５０４へのアクセスが終了し、アドレスバ
ス５０２より前記アクセスの終了をＶＲＡＭアクセス検
出回路５０５が検出すると、メモリ制御回路５０７へ正
転信号を送信する。
クセスしている時は、表示用コントローラ５０３が駆動
しており、表示素子への信号を送信し続けている。その
後、ＶＲＡＭ５０４へのアクセスが終了し、アドレスバ
ス５０２より前記アクセスの終了をＶＲＡＭアクセス検
出回路５０５が検出すると、メモリ制御回路５０７へ正
転信号を送信する。
【００１８】これを受けた前記メモリ制御回路５０７
は、階調表示に相当する単数あるいは複数のフレーム分
の画像情報をＦＩＦＯやＳＲＡＭ等の表示画像保持用メ
モリに記憶する。このとき、画像情報のは、図２で示す
垂直同期に相当するＦＬＭ信号１０２にしたがって、下
位アドレスから連続的に記憶される。
は、階調表示に相当する単数あるいは複数のフレーム分
の画像情報をＦＩＦＯやＳＲＡＭ等の表示画像保持用メ
モリに記憶する。このとき、画像情報のは、図２で示す
垂直同期に相当するＦＬＭ信号１０２にしたがって、下
位アドレスから連続的に記憶される。
【００１９】図１の前記したメモリ制御回路５０７で制
御される表示画像保持用メモリに、所望の画像情報を記
憶し終わると、前記メモリ制御回路５０７は、疑似信号
制御発生回路５０６と、表示用コントローラ５０３へ正
転信号を送信して、疑似信号制御発生回路５０６の駆動
させ、表示用コントローラ５０３を停止する。
御される表示画像保持用メモリに、所望の画像情報を記
憶し終わると、前記メモリ制御回路５０７は、疑似信号
制御発生回路５０６と、表示用コントローラ５０３へ正
転信号を送信して、疑似信号制御発生回路５０６の駆動
させ、表示用コントローラ５０３を停止する。
【００２０】疑似信号制御発生回路５０７は、表示用コ
ントローラ５０３が停止する以前に予め表示用コントロ
ーラ５０３から出力されていた前記ＦＬＭ信号１０２
や、水平同期信号および、シフトクロック（図示せず）
のクロック数等を検出し記憶しており、表示用コントロ
ーラ５０３が停止されると、代行して前記信号を発生す
る。
ントローラ５０３が停止する以前に予め表示用コントロ
ーラ５０３から出力されていた前記ＦＬＭ信号１０２
や、水平同期信号および、シフトクロック（図示せず）
のクロック数等を検出し記憶しており、表示用コントロ
ーラ５０３が停止されると、代行して前記信号を発生す
る。
【００２１】疑似信号制御発生回路５０６が駆動中は、
表示用駆動信号５１８に応じて、メモリ制御回路５０７
から、表示画像保持用メモリ５０８内の画像情報を 随
時繰り返し読み出し、表示画像情報５１９として表示素
子に転送される。
表示用駆動信号５１８に応じて、メモリ制御回路５０７
から、表示画像保持用メモリ５０８内の画像情報を 随
時繰り返し読み出し、表示画像情報５１９として表示素
子に転送される。
【００２２】その後、再び中央演算装置５０１が、ＶＲ
ＡＭ５０４へのアクセスを開始すると、ＶＲＡＭアクセ
ス検出回路５０５からメモリ制御回路５０７と、補正回
路装置５２２へ反転信号を送信する。補正回路装置５２
２は前記反転信号を受けた直後に駆動を開始し、直ちに
前記メモリ制御回路５０７を停止させず、前記疑似信号
制御発生回路の垂直同期信号と前記ＦＬＭ信号１０２と
の位相の検出を開始する。
ＡＭ５０４へのアクセスを開始すると、ＶＲＡＭアクセ
ス検出回路５０５からメモリ制御回路５０７と、補正回
路装置５２２へ反転信号を送信する。補正回路装置５２
２は前記反転信号を受けた直後に駆動を開始し、直ちに
前記メモリ制御回路５０７を停止させず、前記疑似信号
制御発生回路の垂直同期信号と前記ＦＬＭ信号１０２と
の位相の検出を開始する。
【００２３】図３において、前記補正回路装置５２２の
回路構成を示す。補正回路装置５２２は、前記制御信号
５１１が反転信号を出力すると、前記疑似信号制御発生
回路５０６の行信号５３２を受けて、演算を開始する。
回路構成を示す。補正回路装置５２２は、前記制御信号
５１１が反転信号を出力すると、前記疑似信号制御発生
回路５０６の行信号５３２を受けて、演算を開始する。
【００２４】前記行信号５３２は、疑似信号制御発生回
路５０６から出力される、垂直同期信号に相当する疑似
ＦＬＭ信号の演算に必要な水平同期信号のクロック数の
情報で、これは表示素子装置（図示せず）のマトリック
スの行に相当する。
路５０６から出力される、垂直同期信号に相当する疑似
ＦＬＭ信号の演算に必要な水平同期信号のクロック数の
情報で、これは表示素子装置（図示せず）のマトリック
スの行に相当する。
【００２５】位相検出回路装置２３０は、制御信号５１
１を受けて、表示用コントローラ５０３のＦＬＭ信号１
０２と疑似信号制御発生回路の疑似ＦＬＭ信号に位相が
ある場合に、前記位相検出回路装置２３０に対し、イネ
ーブルをかける。
１を受けて、表示用コントローラ５０３のＦＬＭ信号１
０２と疑似信号制御発生回路の疑似ＦＬＭ信号に位相が
ある場合に、前記位相検出回路装置２３０に対し、イネ
ーブルをかける。
【００２６】前記した図１の補正回路装置５２２内で
は、図３に示すように前記疑似信号制御発生回路５０６
で使用されている自走シフトクロックで駆動するカウン
タ回路２１２と、前記行信号５３２をコンパレータ２１
０で比較し、一致するとカウンタ回路２１４を駆動し、
直後にカウンタ回路２１２をリセットする。
は、図３に示すように前記疑似信号制御発生回路５０６
で使用されている自走シフトクロックで駆動するカウン
タ回路２１２と、前記行信号５３２をコンパレータ２１
０で比較し、一致するとカウンタ回路２１４を駆動し、
直後にカウンタ回路２１２をリセットする。
【００２７】前記カウンタ回路２１４でカウントされた
数値は、その後の周波数補正区間において、自走シフト
クロック１周期を最小単位として、前記数値に相当する
自走シフトクロック発数を、各行中に負荷するための数
値情報である。すなわち位相時間を行数で除算したこと
になる。また、前記した除算の余りに相当する自走シフ
トクロック数は、ラッチされた後、周波数補正区間にお
いて、水平同期信号をクロックとするカウンタ回路２２
４のビット出力と、コンパレータ２２２によって微調整
回路２１８に転送される。該微調整回路２１８は、疑似
水平同期信号（図示せず）でリセットされるカウンタ回
路２１６の駆動クロックに遅延を与える。
数値は、その後の周波数補正区間において、自走シフト
クロック１周期を最小単位として、前記数値に相当する
自走シフトクロック発数を、各行中に負荷するための数
値情報である。すなわち位相時間を行数で除算したこと
になる。また、前記した除算の余りに相当する自走シフ
トクロック数は、ラッチされた後、周波数補正区間にお
いて、水平同期信号をクロックとするカウンタ回路２２
４のビット出力と、コンパレータ２２２によって微調整
回路２１８に転送される。該微調整回路２１８は、疑似
水平同期信号（図示せず）でリセットされるカウンタ回
路２１６の駆動クロックに遅延を与える。
【００２８】前記遅延は、余りに相当する自走シフトク
ロック数を１行目から数行目までに自走シフトクロック
１周期の時間分を分割して、カウンタ回路２１６の駆動
クロックを停止させる。すなわち余りの自走シフトクロ
ック数を１行目から１クロック分だけ負荷したことにな
る。
ロック数を１行目から数行目までに自走シフトクロック
１周期の時間分を分割して、カウンタ回路２１６の駆動
クロックを停止させる。すなわち余りの自走シフトクロ
ック数を１行目から１クロック分だけ負荷したことにな
る。
【００２９】上記した位相の検出が終了すると、疑似Ｆ
ＬＭ信号と同期して、周波数補正が行われる。前記カウ
ンタ回路２１４のビット出力をラッチした情報と、カウ
ンタ回路２１６のビット出力とを、コンパレータ２２０
において比較し、一致下場合には、ＤＦＦで、図１に示
した疑似信号制御発生回路５０６内のＬＰ発生回路２０
６を制御し、水平同期信号に位相補正分を負荷する。
ＬＭ信号と同期して、周波数補正が行われる。前記カウ
ンタ回路２１４のビット出力をラッチした情報と、カウ
ンタ回路２１６のビット出力とを、コンパレータ２２０
において比較し、一致下場合には、ＤＦＦで、図１に示
した疑似信号制御発生回路５０６内のＬＰ発生回路２０
６を制御し、水平同期信号に位相補正分を負荷する。
【００３０】前記疑似ＦＬＭ信号については、前記した
位相補正分を負荷した水平同期信号を駆動クロックとす
るカウンタ回路により、自動的に位相補正を行った疑似
ＦＬＭ信号を発生する。
位相補正分を負荷した水平同期信号を駆動クロックとす
るカウンタ回路により、自動的に位相補正を行った疑似
ＦＬＭ信号を発生する。
【００３１】上記した周波数の補正を行ったのち、図１
のメモリ制御回路５０７と、該メモリ制御回路で制御さ
れる表示画像保持用メモリ５０８と、疑似信号制御発生
回路５０６を停止させ、切り替え信号線５１２から反転
信号を送信し、表示用コントローラ５０３駆動に切り替
える。すなわち通常の表示信号で表示素子を駆動する。
のメモリ制御回路５０７と、該メモリ制御回路で制御さ
れる表示画像保持用メモリ５０８と、疑似信号制御発生
回路５０６を停止させ、切り替え信号線５１２から反転
信号を送信し、表示用コントローラ５０３駆動に切り替
える。すなわち通常の表示信号で表示素子を駆動する。
【００３２】図２に、図１および図３の実施例に基づく
一連の切り替え行程のタイムチャートを示す。
一連の切り替え行程のタイムチャートを示す。
【００３３】図２において、ＶＡ信号１０１は、ＶＲＡ
Ｍアクセス検出回路５０５の制御信号５１１に相当し、
ＦＬＭ信号１０２は、表示用コントローラの制御信号５
１７の１信号に相当し、ＦＬＭ１信号１０３は、疑似信
号制御発生回路５０６の疑似ＦＬＭ信号に相当する。
Ｍアクセス検出回路５０５の制御信号５１１に相当し、
ＦＬＭ信号１０２は、表示用コントローラの制御信号５
１７の１信号に相当し、ＦＬＭ１信号１０３は、疑似信
号制御発生回路５０６の疑似ＦＬＭ信号に相当する。
【００３４】図２の、ＲＳＴＲ信号１０４は、表示画像
保持用メモリ５０８の画像情報読み出しを制御し、ＲＳ
ＴＷ信号１０５は、表示画像保持用メモリ５０８への画
像情報書き込みを制御するアドレス指定の信号である。
保持用メモリ５０８の画像情報読み出しを制御し、ＲＳ
ＴＷ信号１０５は、表示画像保持用メモリ５０８への画
像情報書き込みを制御するアドレス指定の信号である。
【００３５】図２は、ＦＲＣ（フレームレートコントロ
ール）による４階調表示の場合の各信号を示しており、
ＷＥ信号は、ＶＡ信号１０１がロウレベルになると、ハ
イレベルになり、ＲＳＴＷ信号１０５にイネーブルをか
けて、前記表示画像保持用メモリに書き込みを開始す
る。図中で、アクセス期間１２１の後のアクセス期間１
２２までが、３フレーム（ＦＬＭ信号１０２の３周期
分）以上の間隔がないために、前記疑似信号制御発生回
路５０６の駆動を制御する切り替え信号線５１２が反転
信号のままとなり、疑似信号制御発生回路５０６は停止
したままとなり、表示用コントローラ５０３は駆動した
状態になる。
ール）による４階調表示の場合の各信号を示しており、
ＷＥ信号は、ＶＡ信号１０１がロウレベルになると、ハ
イレベルになり、ＲＳＴＷ信号１０５にイネーブルをか
けて、前記表示画像保持用メモリに書き込みを開始す
る。図中で、アクセス期間１２１の後のアクセス期間１
２２までが、３フレーム（ＦＬＭ信号１０２の３周期
分）以上の間隔がないために、前記疑似信号制御発生回
路５０６の駆動を制御する切り替え信号線５１２が反転
信号のままとなり、疑似信号制御発生回路５０６は停止
したままとなり、表示用コントローラ５０３は駆動した
状態になる。
【００３６】アクセス期間１２２がハイレベルになった
後、アクセス期間１２３まで３フレーム以上あるので、
ＷＥ信号１０６とＲＳＴＷ信号１０５によって制御され
て記憶した表示画像保持用メモリ５０８の画像情報は、
ＲＥ信号１０７と、ＲＳＴＲ信号１０４によって、ＲＥ
信号１０７が再びロウレベルになるまで、連続的に読み
出され、表示素子に同画像を送信し続ける。
後、アクセス期間１２３まで３フレーム以上あるので、
ＷＥ信号１０６とＲＳＴＷ信号１０５によって制御され
て記憶した表示画像保持用メモリ５０８の画像情報は、
ＲＥ信号１０７と、ＲＳＴＲ信号１０４によって、ＲＥ
信号１０７が再びロウレベルになるまで、連続的に読み
出され、表示素子に同画像を送信し続ける。
【００３７】その後、アクセス期間１２３のロウレベル
が検出されると、ＦＬＭ信号１０２直後から、前記検出
区間信号発生回路２０４により位相検出区間１３０のイ
ネーブル信号を、位相検出回路装置２３０に送信し、上
記した一連の動作が開始される。
が検出されると、ＦＬＭ信号１０２直後から、前記検出
区間信号発生回路２０４により位相検出区間１３０のイ
ネーブル信号を、位相検出回路装置２３０に送信し、上
記した一連の動作が開始される。
【００３８】位相検出区間１３０において検出された位
相は、図１および図３で示した回路装置によって、位相
補正区間１３２中で調整され、該位相補正区間１３２直
後に制御信号５３０および、切り替え信号線５１２で、
表示用駆動信号５１８を、表示用コントローラ５０３か
ら発生する制御信号５１７に切り替える。同時に疑似信
号制御発生回路５０６内の回路駆動を停止させる。
相は、図１および図３で示した回路装置によって、位相
補正区間１３２中で調整され、該位相補正区間１３２直
後に制御信号５３０および、切り替え信号線５１２で、
表示用駆動信号５１８を、表示用コントローラ５０３か
ら発生する制御信号５１７に切り替える。同時に疑似信
号制御発生回路５０６内の回路駆動を停止させる。
【００３９】図２中の、ＡＣＫ信号１０８は、表示用コ
ントローラ５０３の駆動を制御する信号で、ハイレベル
になると、表示用コントローラ５０３が停止する。ＡＣ
Ｋ信号１０８は、表示画像保持用メモリ５０８に所望の
画像情報の記憶が終了した直後にハイレベルの不活性区
間１１２となり、ＶＡ信号１０１が再びロウレベルにな
ると、ロウレベルの活性区間１１４となって、表示用コ
ントローラ５０３に送信される。
ントローラ５０３の駆動を制御する信号で、ハイレベル
になると、表示用コントローラ５０３が停止する。ＡＣ
Ｋ信号１０８は、表示画像保持用メモリ５０８に所望の
画像情報の記憶が終了した直後にハイレベルの不活性区
間１１２となり、ＶＡ信号１０１が再びロウレベルにな
ると、ロウレベルの活性区間１１４となって、表示用コ
ントローラ５０３に送信される。
【００４０】
【発明の効果】本発明の表示制御回路の回路構成は、図
／に示すように、前記疑似信号発生回路と、前記表示用
コントローラとの制御信号の位相を検出し、該位相を極
めて等分配して、表示素子の各行に負荷して、表示素子
駆動への周波数差をできるだけ小さくすることでチラツ
キを抑制する。
／に示すように、前記疑似信号発生回路と、前記表示用
コントローラとの制御信号の位相を検出し、該位相を極
めて等分配して、表示素子の各行に負荷して、表示素子
駆動への周波数差をできるだけ小さくすることでチラツ
キを抑制する。
【００４１】また、位相を補正する回路をデジタル的に
処理するので、位相補正で代表的なＰＬＬのような中間
電位状態によるＣＭＯＳ回路の貫通電流がない。さら
に、位相検出する補正回路および、表示制御回路は、前
記疑似信号発生回路から、表示用コントローラへの切り
替え時のみ駆動し、他の期間は回路全体が停止している
ので、システム全体の消費電力と相対的に小さい。
処理するので、位相補正で代表的なＰＬＬのような中間
電位状態によるＣＭＯＳ回路の貫通電流がない。さら
に、位相検出する補正回路および、表示制御回路は、前
記疑似信号発生回路から、表示用コントローラへの切り
替え時のみ駆動し、他の期間は回路全体が停止している
ので、システム全体の消費電力と相対的に小さい。
【図１】本発明の実施例における表示制御回路の回路構
成を示す説明図である。
成を示す説明図である。
【図２】本発明の実施例における表示制御回路の信号に
関するタイムチャートを示す説明図である。
関するタイムチャートを示す説明図である。
【図３】本発明の実施例における表示制御回路の回路構
成を示す説明図である。
成を示す説明図である。
【図４】従来例における表示制御回路の回路構成を示す
説明図である。
説明図である。
５０１ 中央演算装置 ５０３ 表示用コントローラ ５０４ ＶＲＡＭ ５０５ ＶＲＡＭアクセス検出回路 ５０６ 疑似信号制御発生回路 ５０７ メモリ制御回路 ５０８ 表示画像保持用メモリ ５２２ 補正回路装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/00 ５３０ Ｇ０９Ｇ 5/00 ５３０Ｚ
Claims (3)
- 【請求項１】 中央演算装置と、第１の画像表示記憶回
路装置と、表示画像信号発生回路装置および、表示素子
からなる表示装置において、前記第１の画像表示記憶回
路装置の表示画像変化を検出する検出回路で起動する第
２の画像表示記憶回路装置は、前記検出回路の検出信号
により、前記第１の画像表示記憶回路装置から１画面に
相当する単数あるいは複数フレームの画像を記憶したの
ち、自走して、前記表示画像信号発生回路装置を駆動し
続け、前記検出回路に画像変化の信号が生じると、前記
表示画像信号発生回路装置への信号周波数を補正する補
正回路装置を起動したのち、第２の画像表示記憶回路装
置を停止し、前記第１の画像表示記憶回路装置から出力
される前記表示画像信号発生回路駆動信号に切り替える
ことを特徴とする表示制御回路。 - 【請求項２】 中央演算装置と、第１の画像表示記憶回
路装置と、表示画像信号発生回路装置および、表示素子
からなる表示装置において、信号周波数を補正する前記
補正回路装置は、駆動が再開された前記第１の画像表示
記憶回路の制御信号と、自走中の前記第２の画像表示記
憶回路装置との位相を、次フレームの周波数を低くした
補正を行うことを特徴とした請求項１記載の表示制御回
路。 - 【請求項３】 中央演算装置と、第１の画像表示記憶回
路装置と、表示画像信号発生回路装置および、表示素子
からなる表示装置において、信号周波数を補正する前記
補正回路装置は、駆動が再開された前記第１の画像表示
記憶回路の制御信号と、自走中の前記第２の画像表示記
憶回路装置との位相を、次フレームで前記表示素子の複
数ある行に対し、補正時間を分配して補正することを特
徴とする請求項１記載の表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10077167A JPH11272227A (ja) | 1998-03-25 | 1998-03-25 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10077167A JPH11272227A (ja) | 1998-03-25 | 1998-03-25 | 表示制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272227A true JPH11272227A (ja) | 1999-10-08 |
Family
ID=13626241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10077167A Pending JPH11272227A (ja) | 1998-03-25 | 1998-03-25 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11272227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367013B1 (ko) * | 2000-12-29 | 2003-01-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동회로 |
| WO2006112229A1 (ja) * | 2005-04-15 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 表示制御回路及び表示システム |
-
1998
- 1998-03-25 JP JP10077167A patent/JPH11272227A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367013B1 (ko) * | 2000-12-29 | 2003-01-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동회로 |
| WO2006112229A1 (ja) * | 2005-04-15 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 表示制御回路及び表示システム |
| US7936350B2 (en) | 2005-04-15 | 2011-05-03 | Panasonic Corporation | Display control circuit and display system |
| JP4833207B2 (ja) * | 2005-04-15 | 2011-12-07 | パナソニック株式会社 | 表示制御回路及び表示システム |
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