JP5740949B2 - データ転送装置、データ転送方法、及び半導体装置 - Google Patents
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Description
図1に示す電子機器10は、例えばデジタルスチルカメラであり、撮像部11と、画像処理プロセッサ12と、メモリ13と、操作部14と、表示部15とを備えている。
処理部21はプリプロセス部21であり、撮像部11から入力される画像データに対し、例えばホワイトバランス調整やゲイン調整、欠陥信号の補正などの前処理を施す。処理部22は色空間変換部であり、プリプロセス部21により前処理されたRGB形式の画像データ(ベイヤデータ)をYCbCr形式の画像データに変換する。これら処理部21,22により処理された1フレームの画像データは、メモリコントローラ32を介してメモリ13に格納される。処理部23はコーデックであり、メモリ13に格納された画像データを読み出し、その画像データを所定の方式(例えばJPEG(Joint Photographic Experts Group)方式)により符号化し、符号化後の画像データ(符号化データ)をメモリ13に格納する。
メモリコントローラ32は、各処理部21〜27、出力部33から出力され競合する要求を、例えば各処理部21〜27、出力部33に応じて設定された優先度に従って調停する。そして、メモリコントローラ32は、調停結果を各処理部21〜27,出力部33に出力する。
図2に示すように、出力部33は、FIFOメモリ41と、データ処理部42と、表示用インタフェース(「表示用I/F」と表記)43と、FIFO制御部44と、エラー処理部45を備えている。
一例として、FIFOメモリ41の容量を、図5(a)に示すように「16」とする。この場合、ライトポインタWP及びリードポインタRPは、それぞれ「0」〜「15」の値を取る。初期化された状態において、ライトポインタWP及びリードポインタRPは、最初の領域「0」を示す。
図3に示すように、エラー処理部45は、FIFO監視カウンタ51と、連続リードカウンタ52と、第1の処理部53と、処理回数カウンタ54と、第2の処理部55とを備えている。
出力部33は、表示用の画像データをメモリ13から読み出し、表示部15に出力する。従って、表示部15の表示能力(表示画素数)に応じた量のデータをメモリ13から表示部15にデータ転送する。
出力部33は、メモリ13から出力されたデータをライトポインタWPに従って記憶し、リードポインタRPに従ってデータを出力する。従って、出力部33のFIFOメモリ41におけるデータ量DVは、ライトポインタWPとリードポインタRP、つまりメモリ13から出力部33へのデータ転送と、出力部33から表示部15への転送データの状態に応じて変化する。尚、データ量DVは、ライトポインタWPとリードポインタRPにより算出される値(=WP−RP)である。
(1)FIFOメモリ41は、ライトポインタWPに従ってデータを記憶し、リードポインタRPに従ってデータを出力する。FIFO制御部44は、ライトポインタWPとリードポインタRPに基づいてFIFOメモリ41の空き容量を監視し、バースト転送によってメモリ13から出力されるデータ量よりも空き容量が多くなると、メモリ13からデータを読み出すために読み出し要求RQをメモリコントローラ32に出力する。メモリコントローラ32は、処理部21〜27から出力される要求と出力部33の読み出し要求との競合を調停する。エラー処理部45は、ライトポインタWPとリードポインタRPとを監視し、ライトポインタWPがリードポインタRPより先行するエラーの発生に応じて、FIFO制御部44に対し、ライトポインタWPを制御するための制御信号WC(加算値WA)を出力する。FIFO制御部44は、制御信号WC(加算値WA)に基づいて、ライトポインタWPをリードポインタRPよりも強制的に先行させる。この結果、データ転送における転送破綻を解消することができる。
・エラー処理部45は、FIFO監視カウンタ51を用いてFIFOメモリ41のデータ量を監視した。これに対し、FIFO制御部44と同様に、FIFOメモリ41に保持されているデータ量を算出するデータ量算出部を備え、FIFOメモリ41のデータ量を監視するようにしてもよい。
・エラー処理部45から出力される加算値WAに基づいて、FIFO制御部44が、ライトポインタWPの飛び越しと、要求アドレスRADの飛び越しを行うようにしたが、ライトポインタWPに対する加算値と、要求アドレスRADに対する加算値を別々に設定するようにしてもよい。
・エラー処理部45は、第1の処理部53と第2の処理部55とを備える構成としたが、リセット信号RSTの出力等の復帰処理を例えば図1に示すCPU31が実行し、図3に示す第2の処理部55を省略してもよい。また、図1に示すCPU31が実行フラグEFをカウントし、そのカウント値に応じて復帰処理を実行することで、図3に示す処理回数カウンタ54を省略してもよい。
・ライトポインタWPに対する加算値を、FIFO制御部44に記憶するようにしてもよい。
13 メモリ
15 表示部
32 メモリコントローラ(調停部)
33 出力部(データ転送回路)
41 FIFOメモリ
44 FIFO制御部
45 エラー処理部
RP リードポインタ
WP ライトポインタ
AV、WA 加算値(制御値)
WC 制御信号
Claims (8)
- メモリに記憶されたデータを転送先に転送するデータ転送装置であって、
前記メモリから出力されるデータをライトポインタが示す位置に記憶し、リードポインタが示す位置のデータを出力するFIFOメモリと、
前記ライトポインタ及び前記リードポインタを監視し、前記FIFOメモリに所定量のデータが記憶可能なときに前記メモリからデータを読み出す要求信号と、前記要求信号に応じて出力される複数のデータに対応する要求アドレスとを出力する制御部と、
前記ライトポインタの値から前記リードポインタの値を減算した減算値を監視し、前記ライトポインタと前記リードポインタに基づいて前記FIFOメモリに対して連続するデータの読み出し回数を監視し、前記連続するデータの読み出し回数がしきい値以上、且つ前記減算値が第1所定値以下の場合、前記ライトポインタを前記リードポインタより先行させるように前記ライトポインタを制御し、先行させた前記ライトポインタに応じて前記要求アドレスを制御するエラー処理部と、
を含むデータ転送装置。 - メモリに記憶されたデータを転送先に転送するデータ転送装置であって、
前記メモリから出力されるデータをライトポインタが示す位置に記憶し、リードポインタが示す位置のデータを出力するFIFOメモリと、
前記ライトポインタ及び前記リードポインタを監視し、前記FIFOメモリに所定量のデータが記憶可能なときに前記メモリからデータを読み出す要求信号と、前記要求信号に応じて出力される複数のデータに対応する要求アドレスとを出力する制御部と、
前記ライトポインタの値から前記リードポインタの値を減算した減算値を監視し、前記減算値が負の値であるしきい値以下の場合、前記ライトポインタを前記リードポインタより先行させるように前記ライトポインタを制御し、先行させた前記ライトポインタに応じて前記要求アドレスを制御するエラー処理部と、
を含むデータ転送装置。 - 前記エラー処理部は、
前記ライトポインタと前記リードポインタに基づいて前記FIFOメモリに対して連続するデータの読み出し回数を監視し、前記読み出し回数と前記減算値とに基づいて前記ライトポインタと前記要求アドレスを制御する、ことを特徴とする請求項2に記載のデータ転送装置。 - 前記エラー処理部は、レジスタに記憶した前記ライトポインタを制御するための制御値を前記制御部に出力し、
前記制御部は、前記制御値が第1の値の場合に前記FIFOメモリが記憶するデータに応じて前記ライトポインタに第2所定値を加算するように制御し、前記制御値が第2の値の場合に前記ライトポインタに前記第2の値を加算するように制御する、ことを特徴とする請求項1〜3のうちの何れか一項に記載のデータ転送装置。 - 前記エラー処理部は、前記ライトポインタと前記要求アドレスを制御した回数を監視し、前記ライトポインタと前記要求アドレスを所定回数制御した場合に、制御信号を出力し、
前記制御部は、前記制御信号に応答して前記FIFOメモリからの読み出しを停止し、前記ライトポインタと前記リードポインタと前記要求アドレスを初期化する、
ことを特徴とする請求項1〜4のうちの何れか一項に記載のデータ転送装置。 - 前記転送先は表示部であり、
前記メモリには、前記表示部に表示するフレーム単位の画像データが順次記憶され、
前記メモリは、
1回の前記要求信号に応答して前記画像データのデータ量よりも少ない量のデータを出力し、
前記要求アドレスに応答して前記要求アドレスを先頭アドレスとする領域に含まれる画像データを出力し、
前記FIFOメモリは、前記表示部の1ラインに表示する複数の画像データを連続的に出力する、
ことを特徴とする請求項1〜5のうちの何れか一項に記載のデータ転送装置。 - メモリに記憶されたデータを転送先に転送するデータ転送方法であって、
前記メモリから出力されるデータをライトポインタが示すFIFOメモリの位置に記憶し、
前記FIFOメモリからリードポインタが示す位置のデータを出力し、
前記ライトポインタ及び前記リードポインタを監視し、前記FIFOメモリに所定量のデータが記憶可能なときに前記メモリからデータを読み出す要求信号を出力し、
前記要求信号に応じて出力される複数のデータに対応する要求アドレスを前記メモリに出力し、
前記ライトポインタの値から前記リードポインタの値を減算した減算値を監視し、前記ライトポインタと前記リードポインタに基づいて前記FIFOメモリに対して連続するデータの読み出し回数を監視し、前記連続するデータの前記読み出し回数がしきい値以上、且つ前記減算値が第1所定値以下の場合、前記ライトポインタを前記リードポインタより先行させるように前記ライトポインタを制御し、
先行させた前記ライトポインタに応じて前記要求アドレスを制御する、
を含むデータ転送方法。 - メモリをそれぞれアクセスする複数の処理部と、
前記メモリに記憶されたデータを転送先に転送するデータ転送回路と、
前記メモリをアクセスするために前記複数の処理部と前記データ転送回路からそれぞれ出力される要求信号を調停する調停部と、
を含み、
前記データ転送回路は、
前記メモリから出力されるデータをライトポインタが示す位置に記憶し、リードポインタが示す位置のデータを出力するFIFOメモリと、
前記ライトポインタ及び前記リードポインタを監視し、前記FIFOメモリに所定量のデータが記憶可能なときに前記メモリからデータを読み出す要求信号と、前記要求信号に応じて出力される複数のデータに対応する要求アドレスとを出力する制御部と、
前記ライトポインタの値から前記リードポインタの値を減算した減算値を監視し、前記ライトポインタと前記リードポインタに基づいて前記FIFOメモリに対して連続するデータの読み出し回数を監視し、前記連続するデータの読み出し回数がしきい値以上、且つ前記減算値が第1所定値以下の場合、前記ライトポインタを前記リードポインタより先行させるように前記ライトポインタを制御し、先行させた前記ライトポインタに応じて前記要求アドレスを制御するエラー処理部と、
を含む、半導体装置。
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