CN101159434A - 数模转换器 - Google Patents

Abstract

本发明采用全模拟电路设计，基于一种新的电路实现结构，提供了一种精度8位、速率2GHz的超高速数模转换器，全部采用CMOS工艺设计实现。该数模转换器的主体部分由以下几部分组成：低压差分信号接收器、行温度译码器、列温度译码器、前级锁存器、选通单元矩阵、后级锁存器、电流源矩阵、时钟树。本发明适应超高速输入的数字信号量；解决信号歪斜问题，同时增加带载能力；直接输出电压信号，同时提高I－V转换速率；加强设计的对称性，提高输出信号精度；电流源矩阵中加入伪开关，提高I－V转换精度。本发明在军用和民用方面都有重要的用途，例如：深空探测、电子对抗、无线电导航、精确制导、移动通信以及高清晰数字电视等。

Description

数模转换器

技术领域

本发明属于集成电路领域，具体涉及一种数模转换器。

背景技术

数模转换器(Digital-to-Analog Converter，简称DAC)是一种能把数字信号转换成相应模拟信号的器件。DAC将经过数字信号处理器处理的数字信号转换成相应的模拟信号，是数字系统和模拟系统的接口，是信号处理系统的重要组成部分。超高速数模转换器DAC是信号处理系统中重要的组成部分，在深空探测、电子对抗、无线电导航、精确制导、移动通信以及高清晰数字电视等军用以及民用领域中的应用都非常广泛。

一般来说，DAC芯片按实现原理分为电阻权网络(resistor string)和电流导引型(current steering)两大类。速率在100MHz以上的超高速DAC大多采用电流导引型结构，常见的电流导引型又分为一元控制模型、二元控制模型和混合控制模型。一元控制模型采用温度译码器以及电流源矩阵，输入字一般分为高、低两组，分别输入到行、列温度译码器，由外部时钟同步后，产生行选通信号和列选通信号，经过选通单元矩阵，再经过锁存器，至电流源矩阵。一元控制模型的每个电流源输出电流相等，大大减小了微分非线性(DifferentialNonlinearity，简称DNL)；但由于采用了译码锁存机制，且电流源数目增多，且功耗增大。在这种设计中，译码器的传输速率大大影响着芯片的速率，锁存器间的匹配和同步性、每单元两条电流路径之间以及各单元之间的匹配程度、电流源输出阻抗等因素共同决定了芯片的噪声能量、积分非线性(Integral Nonlinearity，简称INL)以及无杂散动态范围(Spurious-free Dynamic Range，简称SFDR)，它们都成为设计的难点。二元控制模型的每一位直接控制一个模拟开关，接通或关断一个电流源，每一位控制的电流大小是其相邻低位的二倍。虽然采用二元控制模型的方案原理简单，不需要输入译码器，且可节省面积，降低功耗，但由于高位控制的电流与最低位控制的单位电流之间差距太大，难以精确控制其电流。且随着位数的增加，DNL将急剧变坏；同时由于高位导通电流较大，若处理不慎，则在通断转换时产生的过冲噪声也会较大，这些对高精度的要求很不利。混合控制模型综合了二元控制模型和一元控制模型的特点，具有原理简单、面积小以及精度高等优点，是对两种方案的一种权衡。混合控制模型比较适合于位数高于10位的中高精度DAC转换器的实现；而对于8位DAC来说，若将其分成两种控制模型，则无论从前端电路还是后端版图都较难实现两者之间的匹配，所以还是采用一元控制模型比较合适。

一般的低速或中速DAC，其中的温度译码器、锁存器、选通单元矩阵、时钟树一般都是直接用数字集成电路设计工具综合得到的；基于目前的工艺技术发展水平，直接用数字集成电路设计工具综合得到的电路速度很难满足2GHz的速度要求。本发明为了适应2GHz的超高速要求，采用了全模拟电路设计。

发明内容

本发明的目的在于，采用全模拟电路设计，基于一种新的电路实现结构，通过对一元控制模型DAC内部某些模块的实现方法进行优化、创新，提供一种精度达8位、采样速率达2GHz、采用CMOS工艺设计实现的超高速数模转换器。

该DAC的主体部分由低压差分信号(Low Voltage Differential Signaling，简称LVDS)接收器、行温度译码器、列温度译码器、前级锁存器、选通单元矩阵、后级锁存器、电流源矩阵、时钟树所构成。其中，八位数字信号以差分输入的方式与LVDS接收器的十六个信号输入端相连，LVDS接收器的八个信号输出端分别与行温度译码器的四个信号输入端及列温度译码器的四个信号输入端相连；行温度译码器的十五个信号输出端与一个前级锁存器的十五个信号输入端相连，列温度译码器的十五个信号输出端与另一个前级锁存器的十五个信号输入端相连；一个前级锁存器的十五个信号输出端与选通单元矩阵中与其对应的十五个信号输入端相连，另一个前级锁存器的十五个信号输出端与选通单元矩阵中与其对应的另十五个信号输入端相连；选通单元矩阵的256对差分信号输出端分别与后级锁存器的256对差分信号输入端相连；后级锁存器的256对差分信号输出端分别与电流源矩阵的256对差分信号输入端相连；电流源矩阵输出最终的两路差分电压信号；时钟树有两组输出信号，其中一组与一个前级锁存器和另一个前级锁存器相连，另一组与后级锁存器相连。

本发明中的行温度译码器、列温度译码器、前级锁存器、选通单元矩阵、后级锁存器、时钟树均属于数字电路，本发明为了适应2GHz的超高速要求，采用了全模拟电路设计。

本发明为了适应高速输入的数字信号量，将LVDS接收器集成在芯片内部，大大提高了信号的传输速率。

本发明为了解决信号歪斜问题，主体部分采用“双锁存”结构——一般的高速DAC转换器只在选通单元矩阵和电流源矩阵之间加入一级锁存器，以同步各路信号；而本发明为了适应2GHz的超高速，在选通单元矩阵前，即行温度译码器和列温度译码器之后，又分别加入了一个前级锁存器，可以解决在超高速情况下的信号歪斜问题，并可同时增加带载能力。

本发明为了加强设计的对称性，提高输出信号精度，在电流源矩阵的设计中采用了“对角线”结构，将电流源矩阵中各单元输出电流平均至电流源矩阵的每一行和每一列；同时，采用“对角线”结构可进一步解决数字控制信号歪斜问题。

每一个选通单元相应控制了一个电流源单元的电流路径。由于从LVDS接收器输出的两组信号中，高四位信号输入行温度译码器，而低四位信号输入列温度译码器，因此，选通单元矩阵的每个输出选通信号将由其所在行、所在列以及上一行的信号共同确定，即选通优先级依次为：上一行信号、本行信号、本列信号，即“行优先级”策略。所以，可以使用一个或与非门(Or-and-inverter，简称OAI)电路来实现。

本发明在设计时根据选通单元矩阵中的“行优先级”策略，合理地分配了电流源矩阵中各电流源单元的位置。由于在选通单元的OAI里行的优先级较高，如果将选通单元矩阵中的每一行不做任何变化地对应至电流源矩阵的每一行，则会造成两个不利因素：第一，电流源矩阵内某些区域电流总是一个方向，而另外某些区域电流总是另一个方向，引起输出噪声的增加；第二，由选通单元矩阵的每一行输出的选通信号传输到电流源矩阵的每一行的平均距离差距较大，使得数字控制信号歪斜问题再次变得严重。为合理解决上述两个问题，本发明在电流源矩阵的设计中采用了“对角线”结构，即将每一行对应至每一条斜对角线，将电流源矩阵的各单元输出电流平均到电流源矩阵的每一行和每一列。

本发明主体部分的电流源矩阵将电阻集成在芯片内部，且分散到每个电流源单元中，即总电阻是所有256个电阻的并联，使得DAC芯片可直接输出电压信号，避免传统电流导引型DAC中由于各电流源单元的电流到达管脚距离不相等而引起信号歪斜，且可提高I-V转换速率。传统电流导引型DAC在片外使用电阻或者跨导放大器将电流转化为电压信号。电流源矩阵面积较大，而输出管脚的位置是一定的，若采用电流输出，则各路输出电流到达输出管脚的路径不一致，会导致在芯片外部转化的电压信号歪斜，且速率较慢。

本发明主体部分的电流源矩阵在每个电流源单元中均加入伪开关，减小电荷注入效应，提高I-V转换精度。为了优化信噪比(Signal Noise Ratio，简称SNR)，SFDR等动态指标，要减小模拟开关管的尺寸，即减小其宽(Width，简称W)和长(Length，简称L)，由此来降低其电荷注入效应带来的噪声；同时考虑到宽长比(W/L)不可太小，使导通电阻不至于小到影响电路性能的程度。为进一步减小电荷注入效应，本发明在每个电流源单元的输出端处加入伪开关，伪开关的所有尺寸均与有效模拟开关管的尺寸保持一致，而其控制信号与有效模拟开关管的控制信号反相。

另外，本发明将输入的高速数字信号分成高、低两组四位信号分别进行行、列译码，即高四位信号输入行温度译码器，低四位信号输入列温度译码器；该DAC的行温度译码器和列温度译码器的电路结构完全相同，可减小设计难度；同时，选通单元矩阵设计成正方形结构，利于电路设计对称性的实现。

本发明基于一种新的电路实现结构，提供了一种精度8位、速率2GHz、全部采用CMOS工艺设计实现的超高速数模转换器，在军用和民用方面都有重要的用途。该发明可产生如下有益效果：

(1)该数模转换器的主体部分采用全模拟电路设计，即LVDS接收器、行温度译码器、列温度译码器、前级锁存器、选通单元矩阵、后级锁存器、电流源矩阵、时钟树均用模拟电路设计实现，适应高速要求；

(2)该数模转换器的主体部分将LVDS接收器集成在芯片内部，适应高速输入的数字信号量；

(3)该数模转换器的主体部分采用“双锁存”结构，解决信号歪斜问题，并可同时增加带载能力；

(4)该数模转换器的主体部分的电流源矩阵采用“对角线”结构，将电流源矩阵中各单元输出电流平均至电流源矩阵的每一行和每一列，利于加强设计的对称性，提高各行之间的匹配程度，提高输出信号精度，同时进一步解决数字控制信号歪斜问题；

(5)该数模转换器的主体部分的电流源矩阵将电阻集成在芯片内部，使得DAC芯片可直接输出电压信号，避免传统电流导引型DAC中由于各电流源单元的电流到达管脚距离不相等而引起信号歪斜，且可提高I-V转换速率；

(6)该数模转换器的主体部分的电流源矩阵中加入伪开关，减小电荷注入效应，提高I-V转换精度。

附图说明

图1为本发明数模转换器的总体结构框图；

图2为本发明中时钟树的结构框图；

图3为本发明中选通单元的结构框图；

图4为本发明中电流源矩阵结构框图；

图5为本发明中电流源单元电路原理图。

具体实施方式

下面将结合附图和实施例对本发明作进一步的详细说明。

如图1所示，本发明的主体部分由LVDS接收器1、行温度译码器2、列温度译码器3、一个前级锁存器4、另一个前级锁存器5、选通单元矩阵6、后级锁存器7、电流源矩阵8、时钟树9所构成。八位数字信号以差分输入的方式与LVDS接收器1的十六个信号输入端相连，LVDS接收器1的八个信号输出端分别与行温度译码器2的四个信号输入端及列温度译码器3的四个信号输入端相连；行温度译码器2的十五个信号输出端与一个前级锁存器4的十五个信号输入端相连，列温度译码器3的十五个信号输出端与另一个前级锁存器5的十五个信号输入端相连；一个前级锁存器4的十五个信号输出端与选通单元矩阵6中与其对应的十五个信号输入端相连，另一个前级锁存器5的十五个信号输出端与选通单元矩阵6中与其对应的另十五个信号输入端相连；选通单元矩阵6的256对差分信号输出端分别与后级锁存器7的256对差分信号输入端相连；后级锁存器7的256对差分信号输出端分别与电流源矩阵8的256对差分信号输入端相连；电流源矩阵8输出最终的两路差分电压信号；时钟树9有两组输出信号，其中一组与一个前级锁存器4和另一个前级锁存器5相连，另一组与后级锁存器7相连。

由图1可见，本发明中的行温度译码器2、列温度译码器3、前级锁存器4、前级锁存器5、选通单元矩阵6、后级锁存器7、时钟树9均属于数字电路，本发明为了适应2GHz的超高速要求，采用了全模拟电路设计。

由图1可见，本发明主体部分还包括LVDS接收器1，即本发明将LVDS接收器1也集成在芯片内部，大大提高了信号的传输速率，可适应高速输入的数字信号量。通常的DAC芯片内部并不包括LVDS接收器1，即需要在片外再连接一个LVDS接收器1。LVDS接收器是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点，在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。在LVDS接收器中，采用差分方式传送数据，有着比采用单端传输方式更强的共模噪声抑制能力。一对差分线对上的电流方向是相反的，当共模方式的噪声耦合到线对上时，在接收器输入端产生的效果是相互抵消的，因而对信号的影响很小。这样，就可以采用很低的电压摆幅来传送信号，从而可以大大提高数据传输速率和降低功耗。本发明使用的是一种带有正反馈的滞后作用比较器。

由图1可见，本发明中的温度译码器分为行温度译码器2和列温度译码器3。八位数字信号对应的16×16电流源矩阵8为每一个电流源分配固定的行号、列号，每个电流源单元由行信号、列信号共同决定是否导通，而这些行信号、列信号则由行温度译码器2和列温度译码器3产生。将输入的高速数字信号分成高、低两组四位信号分别进行行、列译码，即高四位信号输入行温度译码器2，低四位信号输入列温度译码器3；该DAC的行温度译码器2和列温度译码器3的电路结构完全相同，可减小设计难度；同时，也利于选通单元矩阵6设计成正方形结构，从而利于电路设计对称性的实现。

温度译码器的译码方案是：对N位输入字，其输出字长为2N-1位；若输入字全为低电平，则输出字也全为低电平；否则，输出字中自低位向高位连续高电平的个数等于输入字对应的十进制数的大小。本发明将输入的八位数字信号分为高、低两组分别译码，故需要4-15温度译码器。设输入由0000递增至1111，则输出依次为000000000000000，000000000000001，……，011111111111111，111111111111111。由于输入字的大小体现为输出字中高电平的个数，则可以很方便地控制大小相等的电流源单元导通，从而精确改变总电流的大小。

本发明将八位数字输入信号分为高、低四位分别进行译码，故需要4-15温度译码器，首先确定输入输出之间的逻辑关系，设输入a[3:0]，输出d[15:1]，根据卡诺图，可确定逻辑关系如下所示：

d1＝a0|a1|a2|a3

d2＝a1|a2|a3

d3＝a3|a2|(a1&a0)

d4＝a3|a2

d5＝a3|(a2&(a1|a0))

d6＝a3|(a1&a2)

d7＝a3|(a0&a1&a2)

d8＝a3

d9＝a3&(a0|a1|a2)

d10＝a3&(a1|a2)

d11＝a3&(a2|(a1&a0))

d12＝a3&a2

d13＝a3&(a2&(a1|a0))

d14＝a3&(a1&a2)

d15＝a3&a0&a1&a2

其中&、|符号分别代表与、或两种逻辑运算。若不记与非门、或非门中与、或逻辑引起的电路延迟，由a[3:0]至d[15:0]每一路信号的产生均经过了两个反相器，群延迟大致为零。

由图1可见，本发明在行温度译码器2和列温度译码器3的输出端处分别添加前级锁存器4、5，并由外部时钟信号控制，即采用“双锁存”结构——通常，高速DAC转换器只在选通单元矩阵6和电流源矩阵8之间加入一级锁存器，以同步各路信号；而本发明为了适应2GHz的超高速，在选通单元矩阵6前，即行温度译码器2和列温度译码器3之后，又分别加入了一个前级锁存器4、5，可以解决在超高速情况下的信号歪斜问题，并可同时增加带载能力。为了使得外部时钟信号到达每个前级锁存器的时间相等，本发明设计了适当的时钟树9，时钟树9有两组输出信号，其中一组与一个前级锁存器4和另一个前级锁存器5相连，另一组与后级锁存器7相连。

如图2所示，时钟树9由一系列反相器组成，一个反相器10后连接两个反相器11，两个反相器11后连接六个反相器12，六个反相器12后连接十六个反相器13，每次分出新的时钟树分支，构成上述反相器的管子的宽长比(W/L)依次递增，依次增大其带载能力。

从图1和图3中可以看出，本发明的选通单元矩阵6中的每一个选通单元相应控制了一个电流源单元的电流路径。由于从LVDS接收器1输出的两组信号中，高四位信号输入行温度译码器2，而低四位信号输入列温度译码器3，因此，每个选通单元的输出选通信号的确定规则如下：若该选通单元所在行的上一行的行信号Row_0为低电平，则该行选通单元的输出选通信号Sel为低电平；若该选通单元所在行的上一行的行信号Row_0为高电平，而该选通单元所在行的行信号Row_1也为高电平，则上一行与该行选通单元的输出信号Sel均为高电平；若上一行选通单元的行信号Row_0为高电平，而该行选通单元的行信号Row_1为低电平，则选通单元的输出选通信号Sel的电平由该选通单元所在列的列信号Col_1决定。即选通优先级依次为：上一行信号Row_0、本行信号Row_1、本列信号Col_1，即“行优先级”策略。因此，可以使用一个OAI 14电路来实现。另外，在OAI 14后面依次串联驱动级15、后级锁存器16和驱动级17，得到最终的差分输出选通信号Sel和Sel#。

如图4所示，本发明中的电流源矩阵8由三部分组成：16×16个有效电流源单元18、有效电流源单元外排布了一圈伪电流源19以及基准参考源20。本发明在设计时根据选通单元矩阵中的“行优先级”策略，合理地分配了电流源矩阵中各电流源单元的位置。由于在选通单元的OAI里行的优先级较高，如果将选通单元矩阵的每一行不做任何变化地对应至电流源矩阵的每一行，则会造成两个不利因素：第一，电流源矩阵内某些区域电流总是一个方向，而另外某些区域电流总是另一个方向，引起输出噪声的增加；第二，由选通单元矩阵的每一行输出的选通信号传输到电流源矩阵的每一行的平均距离差距较大，使得数字控制信号歪斜问题再次变得严重。

如图4所示，为合理解决上述两个问题，本发明中的电流源矩阵8采用“对角线”结构，即将选通单元矩阵的每一行对应至电流源矩阵的每一条斜对角线，将电流源矩阵中各单元输出电流平均至电流源矩阵的每一行和每一列，利于加强设计的对称性，提高各行之间的匹配程度，提高输出信号精度，同时进一步解决数字控制信号歪斜问题。如图4中所示，将所有的有效电流源单元18按照从左上至右下的顺序依次编号为(0，0)，(0，1)(0，2)……(15，13)(15，14)(15，15)；则选通单元矩阵的第一行实际对应的各电流源单元依次为(0，0)(1，1)……(14，14)(15，15)，选通单元矩阵的第二行实际对应的各电流源单元依次为(0，1)(1，2)……(14，15)(15，0)，选通单元矩阵的第三行实际对应的各电流源单元依次为(0，2)(1，3)……(13，15)(14，0)(15，1)…...依次类推，选通单元矩阵最后一行实际对应的各电流源单元依次为(0，15)(1，0)……(14，13)(15，14)。这样，将电流源矩阵中各单元输出电流平均至电流源矩阵的每一行和每一列。

如图5所示，在本发明的有效电流源单元18中，为了优化SNR、SFDR等动态指标，要减小模拟开关管21～26的尺寸，由此来降低其电荷注入效应带来的噪声；同时要考虑到W/L不可太小，使导通电阻不至于小到影响电路性能的程度。伪电流源单元19与有效电流源单元18电路结构完全相同，只是不产生输出信号，伪电流源单元19使得每个有效电流源单元18在版图实现时均处于相同的环境中，避免边界效应。

如图5所示，本发明的电流源矩阵8将电阻27、28集成在芯片内部，分散到每个有效电流源单元18中，即总电阻是所有256个电阻的并联，使得DAC芯片可直接输出电压信号，避免传统电流导引型DAC中由于各电流源单元的电流到达管脚距离不相等而引起信号歪斜，且可提高I-V转换速率。传统电流导引型DAC在片外使用电阻或者跨导放大器将电流转化为电压信号。电流源矩阵面积较大，而输出管脚的位置是一定的，若采用电流输出，则各路输出电流到达输出管脚的路径不一致，会导致在芯片外部转化的电压信号歪斜，且速率较慢。因此，本发明的电流源矩阵8将电阻27、28集成在芯片内部。

如图5所示，本发明中的有效电流源单元18中，为进一步减小电流源矩阵8中的电荷注入效应，在每个有效电流源单元18和伪电流源单元19的输出端处加入伪开关21、22，伪开关21、22的所有尺寸均与有效模拟开关管23～26的尺寸保持一致，而其控制信号与有效模拟开关管的控制信号23～26反相。

Claims (9)

1.一种数模转换器，该数模转换器的主体部分包括行温度译码器、列温度译码器、选通单元矩阵、后级锁存器、电流源矩阵、时钟树，其特征在于：

该数模转换器的主体部分还包括低压差分信号接收器；

该数模转换器的主体部分还包括前级锁存器；

该数模转换器的主体部分采用全模拟电路设计实现，即低压差分信号接收器、行温度译码器、列温度译码器、前级锁存器、选通单元矩阵、后级锁存器、电流源矩阵以及时钟树均采用模拟电路设计实现；

八位数字信号以差分输入的方式与低压差分信号接收器(1)的十六个信号输入端相连，低压差分信号接收器(1)的八个信号输出端分别与行温度译码器(2)的四个信号输入端及列温度译码器(3)的四个信号输入端相连；

行温度译码器(2)的十五个信号输出端与一个前级锁存器(4)的十五个信号输入端相连，列温度译码器(3)的十五个信号输出端与另一个前级锁存器(5)的十五个信号输入端相连；

一个前级锁存器(4)的十五个信号输出端与选通单元矩阵(6)中与其对应的十五个信号输入端相连，另一个前级锁存器(5)的十五个信号输出端与选通单元矩阵(6)中与其对应的另十五个信号输入端相连；

选通单元矩阵(6)的256对差分信号输出端分别与后级锁存器(7)的256对差分信号输入端相连；

后级锁存器(7)的256对差分信号输出端分别与电流源矩阵(8)的256对差分信号输入端相连；

电流源矩阵(8)输出最终的两路差分电压信号；

时钟树(9)有两组输出信号，其中一组与一个前级锁存器(4)和另一个前级锁存器(5)相连，另一组与后级锁存器(7)相连。

2.根据权利要求1所述的数模转换器，其特征在于：该数模转换器的低压差分信号接收器(1)集成在芯片内部。

3.根据权利要求1所述的数模转换器，其特征在于：该数模转换器采用“双锁存”结构，即由两个前级锁存器(4、5)和一个后级锁存器(7)组成，在行温度译码器(2)和列温度译码器(3)之后，又分别加入了两个前级锁存器(4、5)。

4.根据权利要求1所述的数模转换器，其特征在于：该数模转换器的电流源矩阵(8)采用“对角线”结构。

5.根据权利要求1所述的数模转换器，其特征在于：该数模转换器的电流源矩阵(8)将电阻(27、28)集成在芯片内部。

6.根据权利要求1所述的数模转换器，其特征在于：该数模转换器的电流源矩阵(8)中加入了伪开关(21、22)。

7.根据权利要求1所述的数模转换器，其特征在于：该数模转换器分成高、低两组四位信号分别进行行、列译码，高四位信号输入行温度译码器(2)，低四位信号输入列温度译码器(3)。

8.根据权利要求1或7所述的数模转换器，其特征在于：该数模转换器的行温度译码器(2)和列温度译码器(3)的电路结构完全相同。

9.根据权利要求1所述的数模转换器，其特征在于：该数模转换器的选通单元矩阵(6)设计成正方形结构。

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