CN111835357A - 一种单斜率adc电路 - Google Patents
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Abstract
本发明提供了一种单斜率ADC电路，通过信号总线LVDS驱动模块将计数器的输出信号转换为低共模电压及低摆幅的LVDS信号传输，同时锁存器采用低共模电压及高灵敏度的动态锁存器来锁存计数信号总线上的信号。也就是说，该单斜率ADC电路中计数信号总线采用改进的低共模电压及低摆幅的LVDS信号传输，降低了信号的电压摆幅，降低了信号的上升时间、下降时间以及传输延时，提升了信号的传输质量，使得计数总线信号传输频率可达1GHz以上，提高了单斜率ADC电路的转换速度及分辨率，同时降低了单斜率ADC电路的功耗。
Description
技术领域
本发明涉及电路设计技术领域，更具体地说，涉及一种单斜率ADC电路。
背景技术
单斜率ADC(Analog-to-Digital Converter，模数转换器)的工作原理是将输入模拟电压信号与单斜坡信号进行比较，将输入电压信息转换为时间信息，再将时间信息转换为数字码，从而实现模拟信号到数字信号的转换。
但是，目前单斜率ADC存在信号传输延迟和电路功耗大的问题。
发明内容
有鉴于此，为解决上述问题，本发明提供一种单斜率ADC电路，技术方案如下：
一种单斜率ADC电路，所述单斜率ADC电路包括：计数器、计数信号总线LVDS驱动模块和动态锁存器；
其中，所述信号总线LVDS驱动模块用于将所述计数器的输出信号转换为低共模电压及低摆幅的LVDS信号传输至所述动态锁存器。
可选的，在上述单斜率ADC电路中，所述计数信号总线LVDS驱动模块包括：第一反相器、第二反相器、第三反相器、第四反相器、第一场效应管、第二场效应管、第三场效应管和第四场效应管；
其中，所述第一反相器的输入端用于接收所述计数器的输出信号；
所述第二反相器的输入端和所述第三反相器的输入端均与所述第一反相器的输出端连接；
所述第四反相器的输入端与所述第三反相器的输出端连接；
所述第四反相器的输出端分别与所述第一场效应管的栅极和所述第四场效应管的栅极连接；
所述第二反相器的输出端分别与所述第二场效应管的栅极和所述第三场效应管的栅极连接；
所述第一场效应管的漏极和所述第二场效应管的漏极连接，且连接节点用于接收低电源电压信号；
所述第一场效应管的源极和所述第三场效应管的漏极连接，且连接节点作为所述计数信号总线LVDS驱动模块的第一输出端；
所述第二场效应管的源极和所述第四场效应管的漏极连接，且连接节点作为所述计数信号总线LVDS驱动模块的第二输出端；
所述第三场效应管的源极和所述第四场效应管的源极均接地。
可选的，在上述单斜率ADC电路中，所述第一场效应管为N型场效应管；
所述第二场效应管为N型场效应管；
所述第三场效应管为N型场效应管；
所述第四场效应管为N型场效应管。
可选的，在上述单斜率ADC电路中，所述第一反相器包括：第五场效应管和第六场效应管；
所述第二反相器包括：第七场效应管和第八场效应管；
所述第三反相器包括：第九场效应管和第十场效应管；
所述第四反相器包括：第十一场效应管和第十二场效应管；
其中，所述第五场效应管的栅极和所述第六场效应管的栅极连接，且连接节点用于接收所述计数器的输出信号；
所述第五场效应管的漏极和所述第六场效应管的漏极连接，形成第一连接节点；
所述第五场效应管的源极和所述第七场效应管的源极连接，形成第二连接节点，所述第二连接节点用于接收电源电压信号；
所述第七场效应管的栅极和所述第八场效应管的栅极连接，形成第三连接节点，所述第一连接节点与所述第三连接节点连接，形成第四连接节点；
所述第七场效应管的漏极和所述第八场效应管的漏极连接，且连接节点分别与所述第二场效应管的栅极和所述第三场效应管的栅极连接；
所述第九场效应管的栅极和所述第十场效应管的栅极连接，且连接节点与所述第四连接节点连接；
所述第九场效应管的漏极和所述第十场效应管的漏极连接，形成第五连接节点；
所述第九场效应管的源极和所述第十一场效应管的源极连接，且连接节点用于接收所述电源电压信号；
所述第十一场效应管的栅极和所述第十二场效应管的栅极连接，且连接节点与所述第五连接节点连接；
所述第十一场效应管的漏极和所述第十二场效应管的漏极连接，且连接节点分别与所述第一场效应管的栅极和所述第四场效应管的栅极连接；
所述第六场效应管的源极、所述第八场效应管的源极、所述第十场效应管的源极和所述第十二场效应管的源极均接地。
可选的，在上述单斜率ADC电路中，所述第五场效应管、所述第七场效应管、所述第九场效应管和所述第十一场效应管均为P型场效应管；
所述第六场效应管、所述第八场效应管、所述第十场效应管和所述第十二场效应管均为N型场效应管。
可选的，在上述单斜率ADC电路中，所述计数信号总线LVDS驱动模块还包括：
第十三场效应管和第十四场效应管；
其中，所述第十三场效应管的栅极与所述第二连接节点连接；
所述第十三场效应管的漏极与所述第十四场效应管的漏极连接，且连接节点与所述第四连接节点连接；
所述第十三场效应管的源极和所述第十四场效应管的源极连接，且连接节点与所述第三连接节点连接；
所述第十四场效应管的栅极接地。
可选的，在上述单斜率ADC电路中，所述第十三场效应管为N型场效应管；
所述第十四场效应管为P型场效应管。
可选的，在上述单斜率ADC电路中，所述动态锁存器包括：第十五场效应管、第十六场效应管、第十七场效应管、第十八场效应管、第十九场效应管、第二十场效应管、第二十一场效应管、第二十二场效应管、第二十三场效应管、第二十四场效应管、第五反相器、第六反相器、第一与非门和第二与非门；
其中，第十五场效应管的栅极与所述计数信号总线LVDS驱动模块的一个输出端连接，漏极与所述第十六场效应管的源极连接，源极与所述第二十场效应管的源极连接，且连接节点用于接收电源电压信号；
所述第十六场效应管的栅极与所述第十七场效应管的栅极连接，且连接节点用于接收计数器时钟信号频率；
所述第十七场效应管的漏极和所述第十八场效应管的漏极连接，形成第六连接节点；
所述第十六场效应管的漏极和所述第十九场效应管的源极连接；
所述第十九场效应管的栅极和所述第十八场效应管的栅极连接，且连接节点与所述第五反相器的输入端连接；
所述第十九场效应管的漏极和所述第六连接节点连接，形成第七连接节点，所述第七连接节点与所述第六反相器的输入端连接；
所述第二十场效应管的栅极与所述计数信号总线LVDS驱动模块的另一个输出端连接，漏极与所述第二十一场效应管的源极连接；
所述第二十一场效应管的栅极与所述第二十二场效应管的栅极连接，且连接节点用于接收所述计数器时钟信号频率；
所述第二十二场效应管的漏极和所述第二十三场效应管的漏极连接，形成第八连接节点；
所述第二十一场效应管的漏极和所述第二十四场效应管的源极连接；
所述第二十四场效应管的栅极和所述第二十三场效应管的栅极连接，且连接节点与所述第六反相器的输入端连接；
所述第二十四场效应管的漏极和所述第八连接节点连接，形成第九连接节点，所述第九连接节点与所述第五反相器的输入端连接；
所述第十七场效应管的源极、所述第十八场效应管的源极、所述第二十二场效应管的源极和所述第二十三场效应管的源极均接地；
所述第五反相器的输出端与所述第一与非门的第一输入端连接；
所述第六反相器的输出端与所述第二与非门的第一输入端连接；
所述第一与非门的第二输入端与所述第二与非门的输出端连接；
所述第二与非门的第二输入端与所述第一与非门的输出端连接。
可选的，在上述单斜率ADC电路中，所述第十五场效应管、所述第十六场效应管、所述第十九场效应管、所述第二十场效应管、所述第二十一场效应管和所述第二十四场效应管均为P型场效应管；
所述第十七场效应管、所述第十八场效应管、所述第二十二场效应管和所述第二十三场效应管均为N型场效应管。
可选的，在上述单斜率ADC电路中，所述单斜率ADC电路还包括：斜坡电压产生器和比较器。
相较于现有技术，本发明实现的有益效果为：
本发明提供的一种单斜率ADC电路，通过信号总线LVDS驱动模块将计数器的输出信号转换为低共模电压及低摆幅的LVDS信号传输至动态锁存器，同时锁存器采用低共模电压及高灵敏度的动态锁存器来锁存计数信号总线上的信号。
也就是说，该单斜率ADC电路中计数信号总线采用改进的低共模电压及低摆幅的LVDS信号传输，降低了信号的电压摆幅，降低了信号的上升时间、下降时间以及传输延时，提升了信号的传输质量，使得计数总线信号传输频率可达1GHz以上，提高了单斜率ADC电路的转换速度及分辨率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中采用计数器的单斜率ADC电路结构示意图；
图2为现有技术中采用计数信号总线及锁存器的单斜率ADC电路结构示意图；
图3为现有技术中阵列型单斜率ADC电路的结构示意图；
图4为现有技术中10bit阵列型单斜率ADC计数信号总线的部分电路示意图；
图5为现有技术中计数总线的物理走线相伴的分布电阻及分布电容引入的信号传输延时及边沿退化的原理示意图；
图6为本发明实施例提供的一种单斜率ADC电路的结构示意图；
图7为本发明实施例提供的另一种单斜率ADC电路的结构示意图；
图8为本发明实施例提供的一种计数信号总线LVDS驱动模块的电路结构示意图；
图9为本发明实施例提供的另一种计数信号总线LVDS驱动模块的电路结构示意图；
图10为本发明实施例提供的一种计数信号总线LVDS驱动模块的输出波形示意图；
图11为本发明实施例提供的一种动态锁存器的电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
基于背景技术记载的内容而言，在单斜率ADC电路中，目前有两种电路形式用于实现时间信息向数字码的转换。
其一：参考图1，图1为现有技术中采用计数器的单斜率ADC电路结构示意图。
采用时间信息去门控一个计数器，将已知频率的时钟信号进行计数而转换为数字码。
其二，参考图2，图2为现有技术中采用计数信号总线及锁存器的单斜率ADC电路结构示意图。
采用锁存器锁存计数信号总线上的二进制码信号。
其中，采用锁存器结构的单斜率ADC具有电路结构简单等特点，特别适合于多个ADC集成的阵列型ADC应用。
参考图3，图3为现有技术中阵列型单斜率ADC电路的结构示意图。
多个ADC可以共用一个斜坡信号以及计数器输出信号，有利于简化电路，同时可以消除ADC之间的失配。
在单斜率ADC中，ADC的转换速度与计数器时钟信号的频率之间的关系存在以下关系：
fclk＝2N·fADC
其中，fclk为计数器时钟信号频率，N为ADC的分辨率，fADC为ADC的采样频率。
由上述公式中可以得出，当ADC的分辨率提升时，时钟信号频率呈指数增长。
例如，10bit的单斜率ADC，其时钟信号频率为ADC采样频率的1024倍；12bit的单斜率ADC，其时钟信号频率为ADC采样频率的4096倍；14bit的单斜率ADC，其时钟信号频率为ADC采样频率的16384倍。
那么，随着单斜率ADC时钟信号频率的升高，计数信号总线电路的延时将显著影响ADC的性能，计数信号的延时将导致锁存数据的错误，导致ADC输出数据存在误差，使ADC性能下降。同时，较高的计数信号频率带来的问题是较高的电路功耗。
进一步的，参考图4，图4为现有技术中10bit阵列型单斜率ADC计数信号总线的部分电路示意图。
在阵列型单斜率ADC电路中，随着ADC速度的不断提高，计数信号的频率也在不断提高。由于计数信号的最高频率为ADC采样频率的2N倍，如果ADC的采样频率为1Msps，那么计数信号总线中最低位(LSB)的信号频率至少为1024MHz，显然，高频率的信号传输不可避免的会存在信号传输延时的问题。
通过上述描述可知，现有的单斜率ADC电路主要存在以下技术问题：
一、计数信号总线信号传输延时问题。
对于阵列型ADC电路，计数总线的物理走线通常需要横跨整个阵列，长度可达数十毫米。计数总线的物理走线相伴的分布电阻及分布电容，将带来信号传输的延时及边沿的退化。参考图5，图5为现有技术中计数总线的物理走线相伴的分布电阻及分布电容引入的信号传输延时及边沿退化的原理示意图。现有单斜率ADC计数总线采用CMOS电平传输，输出电压摆幅为电源电压，会产生较高的延时以及较高的上升/下降时间。
计数信号总线的传输延时会引入ADC的变换误差；较高的计数信号脉冲的上升/下降时间会导致锁存器工作处于输入不确定区，引入锁存误差。这些因素限制了计数器最高计数频率的提高，成为单斜率ADC变换速度以及变换分辨率进一步提升的瓶颈。
二、现有单斜率ADC中的计数信号采用普遍的CMOS电平传输，电压摆幅为电源电压，同时传输信号频率较高，会产生较大的动态功耗。
CMOS电路的功耗主要是由动态功耗组成，CMOS电路的动态董浩正比于电路的工作频率、电路的负载电容以及输出电压摆幅的平方。
因此降低电路的输出电压摆幅可以大幅减小电路的动态功耗。
但是CMOS电路的噪声容限与电路的输出电压摆幅成正比，单独降低电路的输出电压摆幅会导致电路的噪声容限降低，容易引入逻辑错误。
三、现有的单斜率ADC电路中的锁存器采用的是静态锁存器，需要较高的输入电压摆幅，导致在高速工作情况下易产生锁存错误，导致ADC转换错误，同时，较高的电压摆幅也使得电路的动态功耗较大。
四、现有的单斜率ADC电路中计数信号采用单端信号传输，走线较长，易受周围电路的干扰。
基于现有技术中存在的问题，本申请提供了一种单斜率ADC电路，完美解决上上述技术问题。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图6，图6为本发明实施例提供的一种单斜率ADC电路的结构示意图。
所述单斜率ADC电路包括：计数器11、计数信号总线LVDS驱动模块12和动态锁存器13。
其中，所述信号总线LVDS驱动模块12用于将所述计数器11的输出信号转换为低共模电压及低摆幅的LVDS信号传输至所述动态锁存器13。
在该实施例中，该单斜率ADC电路通过信号总线LVDS驱动模块12将计数器11的输出信号转换为低共模电压及低摆幅的LVDS信号传输至动态锁存器13，同时锁存器采用低共模电压及高灵敏度的动态锁存器来13锁存计数信号总线上的信号。
也就是说，该单斜率ADC电路中计数信号总线采用改进的低共模电压及低摆幅的LVDS信号传输，降低了信号的电压摆幅，降低了信号的上升时间、下降时间以及传输延时，提升了信号的传输质量，使得计数总线信号传输频率可达1GHz以上，提高了单斜率ADC电路的转换速度及分辨率。
进一步的，该单斜率ADC电路中计数信号总线采用改进的低共模电压及低摆幅的LVDS信号传输，还可以大幅度降低计数信号总线的功耗。假定CMOS电路输出电压幅度是1.8V，在相同的负载情况下采用本申请的低共模电压、低摆幅LVDS信号传输可以将输出电压幅度降低到小于30mV，单斜率ADC电路的动态功耗可以降低数百倍。
并且，本申请单斜率ADC电路将原有的计数信号传输由单端信号传输改为差分信号传输，提高了逻辑电路的噪声门限，同时也降低了对其他电路的干扰。
LVDS信号为差分信号，对于外部共模干扰具有较强的抑制作用，解决了信号摆幅降低的情况下噪声容限也随之降低的问题。同时在芯片上LVDS信号的两根走线为对称结构，传输的信号幅度相同，但极性相反，可以降低对周围信号的干扰。在阵列型ADC这样的高密度电路应用中采用LVDS信号传输具有良好的信号传输质量。
进一步的，该单斜率ADC电路采用低共模电压及高灵敏度的动态锁存器配合低共模电压及低摆幅的LVDS计数信号进行信号的锁存。也就是说，利用动态锁存器电路具有较高差模增益的特点来放大输入的差模信号，以锁存LVDS计数信号。同时动态锁存器具有很低的共模增益，可以抑制输入信号中的共模干扰。并且，采用动态锁存器进行信号的锁存，电路只有在时钟脉冲下降沿进行锁存，不存在静态功耗。
进一步的，基于本发明上述实施例，参考图7，图7为本发明实施例提供的另一种单斜率ADC电路的结构示意图。
所述单斜率ADC电路还包括：斜坡电压产生器14和比较器15。
在该实施例中，通过比较器15将输入模拟电压信号与单斜坡信号进行比较，当单斜坡信号电压高于输入信号电压时，比较器翻转，驱动动态锁存器13锁存计数信号总线上的计数信号，实现模拟信号到数字信号的转换。
进一步的，基于本发明上述实施例，参考图8，图8为本发明实施例提供的一种计数信号总线LVDS驱动模块的电路结构示意图。
所述计数信号总线LVDS驱动模块12包括：第一反相器16、第二反相器17、第三反相器18、第四反相器19、第一场效应管M1、第二场效应管M2、第三场效应管M3和第四场效应管M4。
其中，所述第一反相器16的输入端用于接收所述计数器11的输出信号。
所述第二反相器17的输入端和所述第三反相器18的输入端均与所述第一反相器16的输出端连接。
所述第四反相器19的输入端与所述第三反相器18的输出端连接。
所述第四反相器19的输出端分别与所述第一场效应管M1的栅极和所述第四场效应管M4的栅极连接。
所述第二反相器17的输出端分别与所述第二场效应管M2的栅极和所述第三场效应管M3的栅极连接。
所述第一场效应管M1的漏极和所述第二场效应管M2的漏极连接，且连接节点用于接收低电源电压信号。
所述第一场效应管M1的源极和所述第三场效应管M3的漏极连接，且连接节点作为所述计数信号总线LVDS驱动模块12的第一输出端Inn。
所述第二场效应管M2的源极和所述第四场效应管M4的漏极连接，且连接节点作为所述计数信号总线LVDS驱动模块12的第二输出端Inp。
所述第三场效应管M3的源极和所述第四场效应管M4的源极均接地。
所述第一场效应管M1为N型场效应管；所述第二场效应管M2为N型场效应管；所述第三场效应管M3为N型场效应管；所述第四场效应管M4为N型场效应管。
进一步的，基于本发明上述实施例，参考图9，图9为本发明实施例提供的另一种计数信号总线LVDS驱动模块的电路结构示意图。
所述第一反相器16包括：第五场效应管M5和第六场效应管M6。
所述第二反相器17包括：第七场效应管M7和第八场效应管M8。
所述第三反相器18包括：第九场效应管M9和第十场效应管M10。
所述第四反相器19包括：第十一场效应管M11和第十二场效应管M12。
其中，所述第五场效应管M5的栅极和所述第六场效应管M6的栅极连接，且连接节点用于接收所述计数器11的输出信号。
所述第五场效应管M5的漏极和所述第六场效应管M6的漏极连接，形成第一连接节点a。
所述第五场效应管M5的源极和所述第七场效应管M7的源极连接，形成第二连接节点b，所述第二连接节点b用于接收电源电压信号VDD。
所述第七场效应管M7的栅极和所述第八场效应管M8的栅极连接，形成第三连接节点c，所述第一连接节点a与所述第三连接节点c连接，形成第四连接节点d。
所述第七场效应管M7的漏极和所述第八场效应管M8的漏极连接，且连接节点分别与所述第二场效应管M2的栅极和所述第三场效应管M3的栅极连接。
所述第九场效应管M9的栅极和所述第十场效应管M10的栅极连接，且连接节点与所述第四连接节点d连接。
所述第九场效应管M9的漏极和所述第十场效应管M10的漏极连接，形成第五连接节点e。
所述第九场效应管M9的源极和所述第十一场效应管M11的源极连接，且连接节点用于接收所述电源电压信号VDD。
所述第十一场效应管M11的栅极和所述第十二场效应管M12的栅极连接，且连接节点与所述第五连接节点e连接。
所述第十一场效应管M11的漏极和所述第十二场效应管M12的漏极连接，且连接节点分别与所述第一场效应管M1的栅极和所述第四场效应管M4的栅极连接。
所述第六场效应管M6的源极、所述第八场效应管M8的源极、所述第十场效应管M10的源极和所述第十二场效应管M12的源极均接地。
所述第五场效应管M5、所述第七场效应管M7、所述第九场效应管M9和所述第十一场效应管M11均为P型场效应管。
所述第六场效应管M6、所述第八场效应管M8、所述第十场效应管M10和所述第十二场效应管M12均为N型场效应管。
如图9所示，所述计数信号总线LVDS驱动模块12还包括：
第十三场效应管M13和第十四场效应管M14；所述第十三场效应管M13和所述第十四场效应管M14构成一个传输门。
其中，所述第十三场效应管M13的栅极与所述第二连接节点b连接。
所述第十三场效应管M13的漏极与所述第十四场效应管M14的漏极连接，且连接节点与所述第四连接节点d连接。
所述第十三场效应管M13的源极和所述第十四场效应管M14的源极连接，且连接节点与所述第三连接节点c连接。
所述第十四场效应管M14的栅极接地。
所述第十三场效应管M13为N型场效应管；所述第十四场效应管M14为P型场效应管。
在该实施例中，由于本申请的单斜率ADC电路是在CMOS芯片内部实现的，与普通的LVDS信号在电缆线内传输的环境不同，负载大大降低。
为了适应在CMOS芯片内进行信号传输，同时降低电路功耗，本申请采用改进型的低共模电压、低摆幅的LVDS格式。标准LVDS信号的共模电压为1.25V，电压摆幅为350mV。而本申请将低共模电压、低摆幅的计数信号总线LVDS驱动模块的电源电压降低到了0.5V，可以在计数信号总线上产生共模电压为0.25V，电压摆幅为30mV左右的低压差分信号，降低了计数信号总线LVDS驱动模块的功耗。
由于计数信号的幅度非常低，约为30mV左右，极大的降低了信号上升时间、下降时间以及传输延迟时间，使得计数信号总线频率得以提升，有效提升了单斜率ADC电路的变换速度，同时也极大程度的减少了计数信号总线LVDS驱动模块的功耗。
如图9所示，低共模电压、低摆幅的计数信号总线LVDS驱动模块的电路主体为虚线框内的四个N型场效应管构成桥接LVDS驱动电路，省去了通常LVDS驱动电路中的电流源以及共模电压控制电路，可以将电路中的电源电压降低到0.5V以下。
由于N型场效应管具有较高的电子迁移率，采用N型场效应管可以有效提高总线驱动能力，降低功耗。
四个桥接的N型场效应管由前端的全摆幅反相器驱动，提升了场效应管的过驱动电压，采用较小尺寸的桥接场效应管可以减小场效应管的寄生电容，提高工作频率。
参考图10，图10为本发明实施例提供的一种计数信号总线LVDS驱动模块的输出波形示意图。
如图10所示，低共模电压、低摆幅的计数信号总线LVDS驱动模块可以稳定的工作到2GHz以上频率，经5mm长线后达到负载端的LVDS信号上升/下降时间可以控制在50ps以内。
进一步的，基于本发明上述实施例，参考图11，图11为本发明实施例提供的一种动态锁存器的电路结构示意图。
所述动态锁存器13包括：第十五场效应管M15、第十六场效应管M16、第十七场效应管M17、第十八场效应管M18、第十九场效应管M19、第二十场效应管M20、第二十一场效应管M21、第二十二场效应管M22、第二十三场效应管M23、第二十四场效应管M24、第五反相器20、第六反相器21、第一与非门22和第二与非门23。
其中，第十五场效应管M15的栅极与所述计数信号总线LVDS驱动模块12的一个输出端Inn连接，漏极与所述第十六场效应管M16的源极连接，源极与所述第二十场效应管M20的源极连接，且连接节点用于接收电源电压信号VDD。
所述第十六场效应管M16的栅极与所述第十七场效应管M17的栅极连接，且连接节点用于接收计数器时钟信号频率CLK。
所述第十七场效应管M17的漏极和所述第十八场效应管M18的漏极连接，形成第六连接节点f。
所述第十六场效应管M16的漏极和所述第十九场效应管M19的源极连接。
所述第十九场效应管M19的栅极和所述第十八场效应管M18的栅极连接，且连接节点与所述第五反相器20的输入端连接。
所述第十九场效应管M19的漏极和所述第六连接节点f连接，形成第七连接节点X，所述第七连接节点X与所述第六反相器21的输入端连接。
所述第二十场效应管M20的栅极与所述计数信号总线LVDS驱动模块12的另一个输出端Inp连接，漏极与所述第二十一场效应管M21的源极连接。
所述第二十一场效应管M21的栅极与所述第二十二场效应管M22的栅极连接，且连接节点用于接收所述计数器时钟信号频率CLK。
所述第二十二场效应管M22的漏极和所述第二十三场效应管M23的漏极连接，形成第八连接节点g。
所述第二十一场效应管M21的漏极和所述第二十四场效应管M24的源极连接。
所述第二十四场效应管M24的栅极和所述第二十三场效应管M23的栅极连接，且连接节点与所述第六反相器21的输入端连接。
所述第二十四场效应管M24的漏极和所述第八连接节点g连接，形成第九连接节点Y，所述第九连接节点Y与所述第五反相器20的输入端连接。
所述第十七场效应管M17的源极、所述第十八场效应管M18的源极、所述第二十二场效应管M22的源极和所述第二十三场效应管M23的源极均接地。
所述第五反相器20的输出端与所述第一与非门22的第一输入端连接。
所述第六反相器21的输出端与所述第二与非门23的第一输入端连接。
所述第一与非门22的第二输入端与所述第二与非门23的输出端连接。
所述第二与非门23的第二输入端与所述第一与非门22的输出端连接。
所述第十五场效应管M15、所述第十六场效应管M16、所述第十九场效应管M19、所述第二十场效应管M20、所述第二十一场效应管M21和所述第二十四场效应管M24均为P型场效应管。
所述第十七场效应管M17、所述第十八场效应管M18、所述第二十二场效应管M22和所述第二十三场效应管M23均为N型场效应管。
在该实施例中，为了适应低共模电压、低摆幅LVDS信号的锁存，本申请采用低共模电压、高灵敏度的动态锁存器。
其中，第十五场效应管M15和第二十场效应管M20为输入场效应管，采用P型场效应管可以将输入共模电压范围降低到0.5V-0V范围内，以适应本申请采用的0.25V低共模电压及30mV电压摆幅的LVDS信号。
图11中虚线框中为两个互相耦合的反相器。当计数器时钟信号频率CLK为高电平时，第十六场效应管M16和第二十一场效应管M21关断，将两个反相器与电源端隔离开，同时第十七场效应管M17和第二十二场效应管M22导通，第七连接节点X和第九连接节点Y的电压被拉倒低电平，电路处于待机状态。
当CLK从高电平转为低电平时，第十七场效应管M17和第二十二场效应管M22关断，同时第十六场效应管M16和第二十一场效应管M21导通，电源电压通过输入场效应管第十五场效应管M15和第二十场效应管M20，对第七连接节点X和第九连接节点Y的分布电容进行充电。充电速度取决于第十五场效应管M15栅极和第二十场效应管M20栅极的电压。
由于两个相互耦合的反相器形成正反馈回路，第七连接节点X和第九连接节点Y的电压上升速度决定了哪一个节点电压先到达反相器的门限电压，由于正反馈的原因，先到达门限电压的反相器迅速输出低电压，同时将另一个反相器输入端电压拉低，反相器进入互锁状态，第七连接节点X和第九连接节点Y的电压被锁定。
第七连接节点X和第九连接节点Y的电压再驱动第一与非门22和第二与非门23构成的静态锁存器进行进一步的锁定，进而隔离CLK信号对锁存信号的影响，完成信号的锁存。
通过上述描述可知，动态锁存器通过其正反馈机制，将输入端微小的差分信号放大并加以锁存，达到了以较小的功耗锁存计数信号总线上的差分信号的目的。
同时，动态锁存器电路为标准的CMOS电路，没有静态功耗，在CLK信号无变化时不消耗任何功率。通过多次仿真实验结果表明，该动态锁存器电路可以工作在0.25V的共模电压下，并可以有效分辨幅度为0.1mV的差分信号。
以上对本发明所提供的一种单斜率ADC电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种单斜率ADC电路，其特征在于，所述单斜率ADC电路包括：计数器、计数信号总线LVDS驱动模块和动态锁存器；
其中，所述信号总线LVDS驱动模块用于将所述计数器的输出信号转换为低共模电压及低摆幅的LVDS信号传输至所述动态锁存器。
2.根据权利要求1所述的单斜率ADC电路，其特征在于，所述计数信号总线LVDS驱动模块包括：第一反相器、第二反相器、第三反相器、第四反相器、第一场效应管、第二场效应管、第三场效应管和第四场效应管；
其中，所述第一反相器的输入端用于接收所述计数器的输出信号；
所述第二反相器的输入端和所述第三反相器的输入端均与所述第一反相器的输出端连接；
所述第四反相器的输入端与所述第三反相器的输出端连接；
所述第四反相器的输出端分别与所述第一场效应管的栅极和所述第四场效应管的栅极连接；
所述第二反相器的输出端分别与所述第二场效应管的栅极和所述第三场效应管的栅极连接；
所述第一场效应管的漏极和所述第二场效应管的漏极连接，且连接节点用于接收低电源电压信号；
所述第一场效应管的源极和所述第三场效应管的漏极连接，且连接节点作为所述计数信号总线LVDS驱动模块的第一输出端；
所述第二场效应管的源极和所述第四场效应管的漏极连接，且连接节点作为所述计数信号总线LVDS驱动模块的第二输出端；
所述第三场效应管的源极和所述第四场效应管的源极均接地。
3.根据权利要求2所述的单斜率ADC电路，其特征在于，所述第一场效应管为N型场效应管；
所述第二场效应管为N型场效应管；
所述第三场效应管为N型场效应管；
所述第四场效应管为N型场效应管。
4.根据权利要求2所述的单斜率ADC电路，其特征在于，所述第一反相器包括：第五场效应管和第六场效应管；
所述第二反相器包括：第七场效应管和第八场效应管；
所述第三反相器包括：第九场效应管和第十场效应管；
所述第四反相器包括：第十一场效应管和第十二场效应管；
其中，所述第五场效应管的栅极和所述第六场效应管的栅极连接，且连接节点用于接收所述计数器的输出信号；
所述第五场效应管的漏极和所述第六场效应管的漏极连接，形成第一连接节点；
所述第五场效应管的源极和所述第七场效应管的源极连接，形成第二连接节点，所述第二连接节点用于接收电源电压信号；
所述第七场效应管的栅极和所述第八场效应管的栅极连接，形成第三连接节点，所述第一连接节点与所述第三连接节点连接，形成第四连接节点；
所述第七场效应管的漏极和所述第八场效应管的漏极连接，且连接节点分别与所述第二场效应管的栅极和所述第三场效应管的栅极连接；
所述第九场效应管的栅极和所述第十场效应管的栅极连接，且连接节点与所述第四连接节点连接；
所述第九场效应管的漏极和所述第十场效应管的漏极连接，形成第五连接节点；
所述第九场效应管的源极和所述第十一场效应管的源极连接，且连接节点用于接收所述电源电压信号；
所述第十一场效应管的栅极和所述第十二场效应管的栅极连接，且连接节点与所述第五连接节点连接；
所述第十一场效应管的漏极和所述第十二场效应管的漏极连接，且连接节点分别与所述第一场效应管的栅极和所述第四场效应管的栅极连接；
所述第六场效应管的源极、所述第八场效应管的源极、所述第十场效应管的源极和所述第十二场效应管的源极均接地。
5.根据权利要求4所述的单斜率ADC电路，其特征在于，所述第五场效应管、所述第七场效应管、所述第九场效应管和所述第十一场效应管均为P型场效应管；
所述第六场效应管、所述第八场效应管、所述第十场效应管和所述第十二场效应管均为N型场效应管。
6.根据权利要求4所述的单斜率ADC电路，其特征在于，所述计数信号总线LVDS驱动模块还包括：
第十三场效应管和第十四场效应管；
其中，所述第十三场效应管的栅极与所述第二连接节点连接；
所述第十三场效应管的漏极与所述第十四场效应管的漏极连接，且连接节点与所述第四连接节点连接；
所述第十三场效应管的源极和所述第十四场效应管的源极连接，且连接节点与所述第三连接节点连接；
所述第十四场效应管的栅极接地。
7.根据权利要求6所述的单斜率ADC电路，其特征在于，所述第十三场效应管为N型场效应管；
所述第十四场效应管为P型场效应管。
8.根据权利要求1所述的单斜率ADC电路，其特征在于，所述动态锁存器包括：第十五场效应管、第十六场效应管、第十七场效应管、第十八场效应管、第十九场效应管、第二十场效应管、第二十一场效应管、第二十二场效应管、第二十三场效应管、第二十四场效应管、第五反相器、第六反相器、第一与非门和第二与非门；
其中，第十五场效应管的栅极与所述计数信号总线LVDS驱动模块的一个输出端连接，漏极与所述第十六场效应管的源极连接，源极与所述第二十场效应管的源极连接，且连接节点用于接收电源电压信号；
所述第十六场效应管的栅极与所述第十七场效应管的栅极连接，且连接节点用于接收计数器时钟信号频率；
所述第十七场效应管的漏极和所述第十八场效应管的漏极连接，形成第六连接节点；
所述第十六场效应管的漏极和所述第十九场效应管的源极连接；
所述第十九场效应管的栅极和所述第十八场效应管的栅极连接，且连接节点与所述第五反相器的输入端连接；
所述第十九场效应管的漏极和所述第六连接节点连接，形成第七连接节点，所述第七连接节点与所述第六反相器的输入端连接；
所述第二十场效应管的栅极与所述计数信号总线LVDS驱动模块的另一个输出端连接，漏极与所述第二十一场效应管的源极连接；
所述第二十一场效应管的栅极与所述第二十二场效应管的栅极连接，且连接节点用于接收所述计数器时钟信号频率；
所述第二十二场效应管的漏极和所述第二十三场效应管的漏极连接，形成第八连接节点；
所述第二十一场效应管的漏极和所述第二十四场效应管的源极连接；
所述第二十四场效应管的栅极和所述第二十三场效应管的栅极连接，且连接节点与所述第六反相器的输入端连接；
所述第二十四场效应管的漏极和所述第八连接节点连接，形成第九连接节点，所述第九连接节点与所述第五反相器的输入端连接；
所述第十七场效应管的源极、所述第十八场效应管的源极、所述第二十二场效应管的源极和所述第二十三场效应管的源极均接地；
所述第五反相器的输出端与所述第一与非门的第一输入端连接；
所述第六反相器的输出端与所述第二与非门的第一输入端连接；
所述第一与非门的第二输入端与所述第二与非门的输出端连接；
所述第二与非门的第二输入端与所述第一与非门的输出端连接。
9.根据权利要求8所述的单斜率ADC电路，其特征在于，所述第十五场效应管、所述第十六场效应管、所述第十九场效应管、所述第二十场效应管、所述第二十一场效应管和所述第二十四场效应管均为P型场效应管；
所述第十七场效应管、所述第十八场效应管、所述第二十二场效应管和所述第二十三场效应管均为N型场效应管。
10.根据权利要求1所述的单斜率ADC电路，其特征在于，所述单斜率ADC电路还包括：斜坡电压产生器和比较器。
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|---|---|
| CN (1) | CN111835357A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114629497A (zh) * | 2022-03-30 | 2022-06-14 | 西安邮电大学 | 用于列并行单斜坡模数转换器的比较器失调电压消除电路 |
| CN117060899A (zh) * | 2023-10-10 | 2023-11-14 | 江苏润石科技有限公司 | 动态比较器电路及逐次逼近式模数转换器 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101159434A (zh) * | 2007-11-21 | 2008-04-09 | 北京航空航天大学 | 数模转换器 |
| WO2008138851A1 (en) * | 2007-05-10 | 2008-11-20 | Septentrio Nv | Analog-to-digital converter |
| US20090028570A1 (en) * | 2007-07-27 | 2009-01-29 | Au Optronics Corporation | Optical-to-electrical converter and analog-to-digital converter thereof |
| JP2012074801A (ja) * | 2010-09-28 | 2012-04-12 | Yazaki Corp | アナログデジタル変換装置 |
| US20160079994A1 (en) * | 2014-02-06 | 2016-03-17 | Sunghyuk Lee | Methods and apparatus for reducing timing-skew errors in time-interleaved analog-to-digital converters |
| US9357151B1 (en) * | 2015-03-27 | 2016-05-31 | Teledyne Scientific & Imaging, Llc | Shared counter circuit with low-voltage signal output for a column-parallel single slope ADC |
| US20160246262A1 (en) * | 2015-02-25 | 2016-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog to digital converter compatible with image sensor readout |
-
2020
- 2020-08-04 CN CN202010771547.7A patent/CN111835357A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008138851A1 (en) * | 2007-05-10 | 2008-11-20 | Septentrio Nv | Analog-to-digital converter |
| US20090028570A1 (en) * | 2007-07-27 | 2009-01-29 | Au Optronics Corporation | Optical-to-electrical converter and analog-to-digital converter thereof |
| CN101159434A (zh) * | 2007-11-21 | 2008-04-09 | 北京航空航天大学 | 数模转换器 |
| JP2012074801A (ja) * | 2010-09-28 | 2012-04-12 | Yazaki Corp | アナログデジタル変換装置 |
| US20160079994A1 (en) * | 2014-02-06 | 2016-03-17 | Sunghyuk Lee | Methods and apparatus for reducing timing-skew errors in time-interleaved analog-to-digital converters |
| US20160246262A1 (en) * | 2015-02-25 | 2016-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog to digital converter compatible with image sensor readout |
| US9357151B1 (en) * | 2015-03-27 | 2016-05-31 | Teledyne Scientific & Imaging, Llc | Shared counter circuit with low-voltage signal output for a column-parallel single slope ADC |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114629497A (zh) * | 2022-03-30 | 2022-06-14 | 西安邮电大学 | 用于列并行单斜坡模数转换器的比较器失调电压消除电路 |
| CN117060899A (zh) * | 2023-10-10 | 2023-11-14 | 江苏润石科技有限公司 | 动态比较器电路及逐次逼近式模数转换器 |
| CN117060899B (zh) * | 2023-10-10 | 2024-01-30 | 江苏润石科技有限公司 | 动态比较器电路及逐次逼近式模数转换器 |
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