CN104022781B - 超高速dac芯片的片内时钟时序控制方法及系统 - Google Patents
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Abstract
本发明公开了一种应用于超高速DAC芯片的片内时钟时序控制方法，具体为采用模拟连续可控延时单元和N位数控时钟相位产生及选择单元模块相结合，实现超高速时钟与片外数据的同步。本发明还公开了一种超高速DAC芯片的片内时钟时序控制系统，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、数据N：1MUX单元、超高速数据触发锁存单元。利用本发明，可将片外高速数据码流可靠地锁入片内寄存器中，并能实现板级时序调整，降低由于时序对准问题导致的超高速DAC性能下降，降低了实际使用时对高速时钟及数据的时序要求，便于系统实际应用。
Description
技术领域
本发明涉及半导体集成电路设计技术领域，尤其涉及超高速DAC芯片的片内时钟时序控制技术。
背景技术
超高速数模转换器(DAC)广泛应用于雷达、电子对抗及高速通信系统中。随着DAC工作速度的提高，常常需要超过2Gsps以上转换速率的DAC芯片，而外部的FPGA或DSP通常的码率发送速度在500Mbps以下。所以，通常需要首先在芯片内部通过数据复接(MUX)技术将外部的低速数据复合到高速数据流，而后完成超高速DAC的转换。在2GHz转换时钟条件下，每个有效数据周期小于500ps，这就对芯片设计时对芯片内部自身的时序控制提出了较高要求，同时对芯片应用时的外部时钟及数据的相对时序关系也提出了较高要求。只有仔细设计时钟与数据的相对时序，才能确保芯片内时钟触发沿处于数据时序的中点即实现时钟对数据的可靠触发锁存。降低由于数据的错误锁存而导致DAC芯片性能的恶化。这在超高速DAC芯片的设计及使用过程中尤为突出。
图1是传统超高速数模转换器系统框图。如果不对DAC的内部触发时钟的时序做专门优化，会造成芯片自身的良率降低，比如无法满足高低温下的全温区可靠触发锁存等。在使用DAC芯片时，由于各系统PCB外部环境的不确定性，也造成DAC时钟时序控制的困难，无法充分发挥超高速DAC芯片的高速性能。
发明内容
本发明所要解决的技术问题是提供一种超高速DAC芯片的片内时钟时序控制方法。通过在芯片设计阶段引入模拟连续可调的皮秒级延时单元附加数控大步进相位调整，通过芯片外部的引脚在使用后期也能够对芯片内部的超高速时钟时序实现精确及大步进相结合的相位调整，补偿芯片设计、加工及外围PCB环境不确定性所带来的时序恶化，提高芯片的易用性及可靠性，避免由于时序引起的数据误触发而造成的超高速DAC性能下降。
本发明为解决上述问题而采用的技术方案：
一种超高速DAC芯片的片内时钟时序控制方法，包括如下步骤：
步骤1、将外部输入的延时控制信号转换为芯片内部差分的连续模拟电压信号，并以此差分电压信号来连续控制延时单元的延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；
步骤2、将经过步骤1延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N-1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的数据MUX电路，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；
步骤3、将外部输入的N路低速数据信号在步骤2所得N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；
步骤4、利用步骤1所述差分电压信号所对应的延时时序调整来实现可靠同步触发，将高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用。
作为本发明的一种优选方案，所述N的取值为4。
本发明还提出一种超高速DAC芯片的片内时钟时序控制系统，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、N:1数据复接单元、超高速数据触发锁存单元；其中：
所述的模拟连续可控延时单元，用于将外部输入的延时控制信号转换为芯片内部差分的连续模拟电压信号，并以此差分的连续模拟电压信号来连续控制延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；
所述的N位数控时钟相位产生及选择单元，用于将经过模拟连续可控延时单元延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N-1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的N:1数据复接单元，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；
所述的N:1数据复接单元，用于将外部输入的N路低速数据信号在N位数控时钟相位产生及选择单元产生的N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；
所述的超高速数据触发锁存单元，用于利用模拟连续可控延时单元产生的差分电压信号所对应的延时时序调整来实现可靠同步触发，将N:1数据复接单元产生的高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用。
进一步的，本发明的一种超高速DAC芯片的片内时钟时序控制系统，所述模拟连续可控延时单元包括输入转换单元和模拟延时单元，其中，
输入转换单元用以完成外部单端的模拟控制端到内部的差分模拟控制端转换，输出差分电压信号delayp/delayn至模拟延时单元；
模拟延时单元的输入为两路来自不同链路且存在一定时序相位差异的差分时钟信号ck1p/ck1n和ck2p/ck2n，在来自输入转换单元的差分电压信号delayp/delayn的控制下组合输出；具体为：如果delayp电位高于delayn，单元的输出ckp/ckn的相位则趋近于ck1p/ck1n；反之则趋近于ck2p/ck2n，趋近的程度与delayp/delayn的相对电位及本单元的线性度相关；由此实现在delayp/delayn信号控制下，时钟相位在ck1p/ck1n到ck2p/ck2n的连续可调变化，实现了内部超高速时钟的高精度时序调整。
进一步的，本发明的一种超高速DAC芯片的片内时钟时序控制系统，所述模拟延时单元包括第一至第六电阻，第一至第十晶体管，第一至第二时钟信号输入端，第一至第二差分电压信号输入端，偏置电压输入端，第一至第二输出节点；其中，
第一晶体管和第二晶体管的基极分别连接到第一时钟信号输入端，构成第一差分对管；第三晶体管和第四晶体管的基极分别连接到第二时钟信号输入端，构成第二差分对管；第一晶体管的集电极分别与第一电阻的一端、第三晶体管的集电极、第八晶体管的基极相连；第二晶体管的集电极分别与第二电阻的一端、第四晶体管的集电极、第七晶体管的基极相连；第一晶体管的发射极和第二晶体管的发射极、第五晶体管的集电极相连；第三晶体管的发射极和第四晶体管的发射极、第六晶体管的集电极相连；第五晶体管的基极连接到第一差分电压信号输入端；第六晶体管的基极连接到第二差分电压信号输入端；第五晶体管的发射极和第六晶体管的发射极、第九晶体管的集电极相连；第九晶体管的发射极和第五电阻串联后连接到第一电压输入端；第七晶体管的发射极分别和第八晶体管的发射极、第十晶体管的集电极相连；第十晶体管的发射极和第六电阻串联后连接到第二电压输入端；第七晶体管的集电极和第三电阻的一端相连并连接到第一输出节点；第八晶体管的集电极和第四电阻的一端相连并连接到第二输出节点；第一电阻的另一端分别和第二电阻的另一端、第三电阻的另一端、第四电阻的另一端连接后接地；第九晶体管的基极和第十晶体管的基极分别连接到偏置电压输入端。
进一步的，本发明的一种超高速DAC芯片的片内时钟时序控制系统，所述N位数控时钟相位产生及选择单元包括数控选择单元和N分频单元；其中：
N分频单元由若干级功能相同的D型触发器级联、并将最后一级触发器的反相输出端与第一级触发器的数据端相连组成，产生两路相位差360/N度的N分频脉冲信号ck1和ck2，占空比为1：1；
N分频单元用于产生N路相位差360/N度的N分频脉冲信号送入数控选择单元，在数控选择单元内部逻辑的控制下获得N路两两间相位差为360/N度的N分频脉冲信号，占空比为1：(N-1)。
进一步的，本发明的一种超高速DAC芯片的片内时钟时序控制系统，所述N:1数据复接单元用于将外部输入数据码率降低为芯片内部高速数据码率的N分之一，单个通道的数据复接单元包括N个并串转换单元、一个与门；其中与门用以根据N分频时钟信号产生该数据复接单元工作所需的写入时钟，在该写入时钟的作用下，每个并串转换单元同步写入并行输入的N组数据DI[N-1]～DI[0]，随后在读时钟的作用下依次输出，实现低速数据的高速复接输出功能。
进一步的，本发明的一种超高速DAC芯片的片内时钟时序控制系统，超高速数据触发锁存单元为高速D型触发器，复接后的高速数据在经过补偿过的高速时钟触发下将数据可靠锁存，实现最终的高速时钟与高速数据同步。
进一步的，本发明的一种超高速DAC芯片的片内时钟时序控制系统，所述N的取值为4。
从上述技术方案可以看出，本发明与现有技术相比具有以下有益效果：
1、本发明提供了一种模拟与数控两种相结合的时序控制方法，在芯片设计阶段引入，可补偿由于仿真设计与实际测试间的差异，精细调整芯片内部时序，提高芯片成品率。
2、本发明提供的时序控制方法，对外提供多个调试引脚，即能够实现皮秒级的高精度时序调整，又能够实现45度相位的大步进数控调整，二者相结合，非常便于系统应用时PCB板级的时序控制，选择最合适的时钟数据时序，避免数据触发错误。
附图说明
图1是传统超高速数模转换器系统框图。
图2是本发明提供的包含片内时钟时序控制方法的超高速数模转换器系统框图。
图3是模拟连续可控延时单元的示意图
图4是四位数控时钟相位产生及选择单元的示意图。
图5是单个通道的4:1MUX的示意图。
图6是超高速数据触发锁存单元的示意图。
图7是本发明模拟连续可控延时单元的补偿效果示意图。
图8是利用本发明调整超高速DAC芯片内部时序效果示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下参照附图，对本发明进一步详细说明。
以下结合一个具体实施例来详细说明，该实施例中通过4分频的方式，产生4路相位各相差90度的1：3占空比4分频脉冲信号。如图2所示。该超高速数模转换器的时钟链路中，包括模拟连续可控延时单元201、四位数控时钟相位产生及选择单元202、4:1MUX单元203和超高速数据触发锁存单元204。
对超高速数模转换器而言，芯片内部的时钟速度非常高，为了可靠地实现数据锁存，需要专门优化时钟链路上的相对时序关系。当时钟触发沿距离数据中点偏离不大时，可以采用皮秒级的模拟连续可控延时单元来实现时序调整。如图3中(a)所示，该模块包含一个模拟控制端输入转换单元301和模拟延时单元302、303。
其中输入转换单元301的晶体管级实现如图3中(b)所示，完成外部单端的模拟控制端到内部的差分模拟控制端转换，要求具备较宽范围的线性输入范围，便于对后级延时量精确控制。
模拟延时单元302、303的晶体管级实现如图3中(c)所示。包括电阻R1～R6，晶体管Q1～Q10，时钟信号输入端ck1p/ck1n、ck2p/ck2n，差分电压信号输入端delayp、delayn，偏置电压输入端BIAS，输出节点ckp、ckn；其中，
晶体管Q1和Q2的基极分别连接到时钟信号输入端ck1p/ck1n，构成第一差分对管；晶体管Q3、Q4的基极分别连接到时钟信号输入端ck2p/ck2n，构成第二差分对管；晶体管Q1的集电极分别与电阻R1的一端、晶体管Q3的集电极、晶体管Q8的基极相连；晶体管Q2的集电极分别与R2的一端、晶体管Q4的集电极、晶体管Q7的基极相连；晶体管Q1、晶体管Q2的发射极、晶体管Q5的集电极相连；晶体管Q3的发射极和晶体管Q4的发射极、晶体管Q6的集电极相连；晶体管Q5的基极连接到差分电压信号输入端delayp；晶体管Q6的基极连接到差分电压信号输入端delayn；晶体管Q5的发射极和晶体管Q6的发射极、晶体管Q9的集电极相连；晶体管Q9的发射极和电阻R5串联后连接到VEE；晶体管Q7的发射极分别和晶体管Q8的发射极、晶体管Q10的集电极相连；晶体管Q10的发射极和电阻R6串联后连接到VEE；晶体管Q7的集电极和电阻R3的一端相连并连接到输出节点ckp；晶体管Q8的集电极和电阻R4的一端相连并连接到输出节点ckn；电阻R1的另一端分别和电阻R2的另一端、电阻R3的另一端、电阻R4的另一端连接后接地；晶体管Q9的基极和晶体管Q10的基极分别连接到偏置电压输入端BIAS。
该单元的输入为两路来自不同链路的差分时钟信号ck1p/ck1n和ck2p/ck2n(二者仅存在一定时序相位差异)，在来自输入转换单元301的差分电压信号delayp/delayn的控制下组合输出。其原理为：如果delayp电位高于delayn，则流过晶体管Q5的电流大于流过晶体管Q6的电流，该单元的输出ckp/ckn的相位则趋近于ck1p/ck1n；反之则趋近于ck2p/ck2n，趋近的程度与delayp/delayn的相对电位及本单元的线性度相关。极限情况下要么与ck1p/ck1n相同，要么与ck2p/ck2n相同(忽略本单元自身的延时)。由此可以实现在delay信号控制下，时钟相位在ck1p/ck1n到ck2p/ck2n的连续可调变化，且精度可达到皮秒量级。实现了内部超高速时钟的高精度时序调整。
外部的低速数据与芯片内的四分频时钟如果也存在相位对准问题时，就需要数控大步进时序调整模块来优化补偿。如图4中(a)所示，该模块包括一个数控选择单元401和四分频单元402。其中四分频单元402的具体实现如图4中(b)所示，由两级功能相同的D型触发器级联，并将第二级触发的反相输出端与第一级的数据端相连，产生两路相位差90度的四分频时钟信号ck1和ck2，占空比为1：1。这两路时钟信号送入数控选择单元401，在单元内部逻辑的控制下获得四路两两间相位差为90度的四分频时钟信号，占空比为1：3。数控选择单元401的原理框图及逻辑控制表如图4中(c)所示。整个四位数控时钟相位产生及选择单元的输入时钟与输出时钟时序关系如图4中(d)所示(假定触发器上升沿触发，忽略本级电路自身延时)。由此可以通过外部的数控选择端S1/S2来选择四分频时钟的相位为0/90/180/270四种之一来做为MUX的同步时钟。选择的根据在于使系统的整体误码率最低，使DAC芯片的动态性能在所有可选择状态下为最好。这样就可以实现分频时钟的90度步进调整，达到大步进数控调整时钟时序，选择最好的时钟相位触发外部输入数据DI，补偿芯片内部时钟或外部PCB时钟与数据的较大失配，使其可靠工作。
4:1数据MUX单元203可将外部输入数据码率降低为芯片内部高速数据码率的四分之一，有效降低了数模转换器的使用难度。单个通道的MUX具体电路实现框图如图5所示，该模块电路包括四个并串转换单元501、502、503和504，一个与门505。四分频1：3占空比时钟信号来自图4中的ckout。与门306用以产生该模块工作所需的写入时钟，在该写入时钟的作用下，每个并串单元同步写入并行输入的四组数据DI[3]～DI[0]，随后在读时钟的作用下依次输出，实现低速数据的高速复接输出功能。
在进入超高速DAC核心电路前，高速时钟仍然需要与复接后的高速数据做最后的同步。如图6所示，其基本原理即为高速D型触发器，复接后的高速数据可以在经过图2补偿过的高速时钟触发下将数据可靠锁存，实现最终的高速时钟与高速数据同步。如果高速数据与高速时钟存在时序失配，也可通过模拟连续可控延时单元201、四位数控时钟相位产生及选择单元202的综合补偿方法来实现时序优化。
实际电路仿真与测试结果表明，本发明提供的超高速DAC芯片的片内时钟时序控制方法即能实现皮秒级的小范围连续模拟调整，也能实现90度为步进的数控大范围调整。通过以上综合时序调整方法，结合4：1MUX及高速数据触发锁存单元能够有效降低超高速DAC芯片设计时所面临的时序挑战，能够有效降低超高速DAC芯片使用时对外围PCB板级的时钟与数据的同步要求，同时降低FPGA或DSP的输出码率要求。
本发明提供的超高速DAC芯片的片内时钟时序控制方法仿真结果如图7所示。图中，随着Delay模拟电压从-2V变化到-4V，高速时钟可实现最大100ps的连续变化，实现皮秒级的时钟时序连续调整。综合模拟与数控时序调整方法，可实现图4中(d)所示的可靠触发锁存外部低速数据，其效果如图8中(a)所示。可借助图7所示结果，使图6的触发时钟尽量处于数据中点(假定为上升沿触发)，使芯片内部的高速数据与高速时钟可靠同步，其效果如图8中(b)所示。结合本发明方法，最终能够有效避免由于高速时钟与数据时序失配造成误码、丢码带来的超高速DAC性能下降。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、N:1数据复接单元、超高速数据触发锁存单元；其中：
所述的模拟连续可控延时单元，用于将外部输入的延时控制信号转换为DAC芯片内部差分的连续模拟电压信号，并以此差分的连续模拟电压信号来连续控制延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；
所述的N位数控时钟相位产生及选择单元，用于将经过模拟连续可控延时单元延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N-1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的N:1数据复接单元，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；
所述的N:1数据复接单元，用于将外部输入的N路低速数据信号在N位数控时钟相位产生及选择单元产生的N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；
所述的超高速数据触发锁存单元，用于利用模拟连续可控延时单元产生的差分电压信号所对应的延时时序调整来实现可靠同步触发，将N:1数据复接单元产生的高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用；
所述模拟连续可控延时单元包括输入转换单元(301)和模拟延时单元(302、303)，其中，
输入转换单元用以完成外部单端的模拟控制端到内部的差分模拟控制端转换，输出差分电压信号delayp/delayn至模拟延时单元；
模拟延时单元的输入为两路来自不同链路且存在一定时序相位差异的差分时钟信号ck1p/ck1n和ck2p/ck2n，在来自输入转换单元的差分电压信号delayp/delayn的控制下组合输出；具体为：如果delayp电位高于delayn，单元的输出ckp/ckn的相位则趋近于ck1p/ck1n；反之则趋近于ck2p/ck2n，趋近的程度与delayp/delayn的相对电位及本单元的线性度相关；由此实现在delayp/delayn信号控制下，时钟相位在ck1p/ck1n到ck2p/ck2n的连续可调变化，实现了内部超高速时钟的高精度时序调整。
2.根据权利要求1所述的一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，所述模拟延时单元包括第一至第六电阻(R1～R6)，第一至第十晶体管(Q1～Q10)，第一时钟信号输入端(ck1p、ck1n)、第二时钟信号输入端(ck2p、ck2n)，第一至第二差分电压信号输入端(delayp、delayn)，偏置电压输入端(BIAS)，第一至第二输出节点(ckp、ckn)；其中，
第一晶体管(Q1)和第二晶体管(Q2)的基极分别连接到第一时钟信号输入端(ck1p、ck1n)，构成第一差分对管；第三晶体管(Q3)和第四晶体管(Q4)的基极分别连接到第二时钟信号输入端(ck2p、ck2n)，构成第二差分对管；第一晶体管(Q1)的集电极分别与第一电阻(R1)的一端、第三晶体管(Q3)的集电极、第八晶体管(Q8)的基极相连；第二晶体管(Q2)的集电极分别与第二电阻(R2)的一端、第四晶体管(Q4)的集电极、第七晶体管(Q7)的基极相连；第一晶体管(Q1)的发射极和第二晶体管(Q2)的发射极、第五晶体管(Q5)的集电极相连；第三晶体管(Q3)的发射极和第四晶体管(Q4)的发射极、第六晶体管(Q6)的集电极相连；第五晶体管(Q5)的基极连接到第一差分电压信号输入端(delayp)；第六晶体管(Q6)的基极连接到第二差分电压信号输入端(delayn)；第五晶体管(Q5)的发射极和第六晶体管(Q6)的发射极、第九晶体管(Q9)的集电极相连；第九晶体管(Q9)的发射极和第五电阻(R5)串联后连接到第一电压输入端(VEE)；第七晶体管(Q7)的发射极分别和第八晶体管(Q8)的发射极、第十晶体管(Q10)的集电极相连；第十晶体管(Q10)的发射极和第六电阻(R6)串联后连接到第二电压输入端(VEE)；第七晶体管(Q7)的集电极和第三电阻(R3)的一端相连并连接到第一输出节点(ckp)；第八晶体管(Q8)的集电极和第四电阻(R4)的一端相连并连接到第二输出节点(ckn)；第一电阻(R1)的另一端分别和第二电阻(R2)的另一端、第三电阻(R3)的另一端、第四电阻(R4)的另一端连接后接地；第九晶体管(Q9)的基极和第十晶体管(Q10)的基极分别连接到偏置电压输入端(BIAS)。
3.根据权利要求1所述的一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，所述N位数控时钟相位产生及选择单元包括数控选择单元(401)和N分频单元(402)；其中：
N分频单元由若干级功能相同的D型触发器级联、并将最后一级触发器的反相输出端与第一级触发器的数据端相连组成，产生两路相位差360/N度的N分频脉冲信号ck1和ck2，占空比为1：1；
N分频单元用于产生N路相位差360/N度的N分频脉冲信号送入数控选择单元，在数控选择单元内部逻辑的控制下获得N路两两间相位差为360/N度的N分频脉冲信号，占空比为1：(N-1)。
4.根据权利要求1所述的一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，所述N:1数据复接单元用于将外部输入数据码率降低为芯片内部高速数据码率的N分之一，单个通道的数据复接单元包括N个并串转换单元、一个与门；其中与门用以根据N分频时钟信号产生该数据复接单元工作所需的写入时钟，在该写入时钟的作用下，每个并串转换单元同步写入并行输入的N组数据DI[N-1]～DI[0]，随后在读时钟的作用下依次输出，实现低速数据的高速复接输出功能。
5.根据权利要求1所述的一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，超高速数据触发锁存单元为高速D型触发器，复接后的高速数据在经过补偿过的高速时钟触发下将数据可靠锁存，实现最终的高速时钟与高速数据同步。
6.根据权利要求1所述的一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，所述N的取值为4。
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