CN103645658A - 一种多片信号转换器的相位同步方法、装置及fpga控制器 - Google Patents
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Abstract
本发明实施例提供一种多片信号转换器的相位同步方法、装置及FPGA控制器，其中方法包括：可调延时单元接收多片信号转换器中的任一信号转换器的DCO信号；局部时钟缓冲器对可调延时单元接收的DCO信号进行分频，以通过分频后的信号驱动多个随路时钟接收模块接收各信号转换器的DCO信号；各随路时钟接收模块将所接收的DCO信号发送至相位检测逻辑单元；相位检测逻辑单元比对主片信号转换器与从片信号转换器的DCO信号的相位关系；信号转换器控制单元根据所述相位关系，将从片信号转换器的DCO信号的相位，调整为与主片信号转换器的DCO信号的相位相同步。本发明填补了现有信号转换器没有相位同步设计的缺陷，降低了电路调试难度。
Description
技术领域
本发明涉及信号转换技术领域，更具体地说，涉及一种多片信号转换器的相位同步方法、装置及FPGA（Field Programmable Gate Array，现场可编程门阵列）控制器。
背景技术
目前，信号转换器主要包括DAC（Digital to Analog Converter，数模转换器），和ADC（Analog to Digital Converter，模数转换器）。随着信号处理技术的迅速发展及半导体工艺技术的发展，信号处理器件的性能全面提高，高速DAC和高速ADC在众多领域得到了广泛应用。
图1示出了高速DAC的内部电路结构，主要包括：LVDS（Low VoltageDifferential Signaling，低电压差分信号）数据接收单元，时钟分频单元（CLOCKDIVIDER）和DAC内核（DAC CORE）；DAC的采样时钟（sample clock）经过时钟分频单元后产生LVDS数据接收单元的参考时钟CLK_R和CLK_F，以及一个随路数据参考时钟DCO（Digital Clock Out）；LVDS数据接收单元负责正确接收数据并将数据送至DAC内核；DAC内核完成数字到模拟的转换，输出模拟信号。
DAC的整个工作流程涉及到两个时钟域，数字时钟域（LVDS数据接收单元时钟）和模拟时钟域（DAC内核时钟）。当涉及到多片DAC的应用时，目前需要考虑多片DAC之间的相位同步；多片DAC在同步时，数字时钟域和模拟时钟域的时钟相位都必须相同；即多片DAC的采样时钟必须是同频同相的，且多片DAC的内嵌LVDS数据接收单元的时钟也必须是同频同相的。
然而目前普遍存在这种现象：DAC的内嵌LVDS数据接收单元的时钟是由DAC内嵌的时钟分频单元分频得到，由于每片DAC的内嵌时钟分频单元的计数起始时刻是互相独立的，因此多片DAC的时钟分频单元的输出时钟相位关系是随机的，从而导致多片DAC不同步。同理，多片ADC也存在类似的不同步问题。
现有技术可通过产生一个同步的复位信号，该复位信号同时对多片信号转换器（如多片DAC和多片ADC）内部的时钟分频单元进行复位，使时钟分频单元的分频计数器同步计数，从而使多片信号转换器的数字域时钟相位一致，解决上述技术问题。
本发明的发明人在实现本发明的过程中发现：现有产生一个同步的复位信号，使用该复位信号同时对多片信号转换器内部的时钟分频单元进行复位的方式，需要使得复位信号与信号转换器内嵌的时钟分频单元之间有严格的时序要求；同时信号转换器在设计时，需要提供对应的复位引脚及时钟复位功能，但是现有信号转换器并没有该复位引脚及时钟复位功能。
可以看出，使用复位信号同时对多片信号转换器内部的时钟分频单元进行复位的方式，需要使得复位信号与信号转换器内嵌的时钟分频单元之间有严格的时序要求，同时要求信号转换器提供对应的复位引脚及时钟复位功能，这在实现上具有一定的困难。
发明内容
有鉴于此，本发明实施例提供一种多片信号转换器的相位同步方法、装置及FPGA控制器，以解决现有技术在实现多片信号转换器的数字域时钟相位一致上，需要使得复位信号与信号转换器内嵌的时钟分频单元之间有严格的时序要求，及需要信号转换器提供复位引脚及时钟复位功能，所带来的实现上的困难的问题。
为实现上述目的，本发明实施例提供如下技术方案：
一种多片信号转换器的相位同步方法，包括：
可调延时单元接收多片信号转换器中的任一信号转换器的随路数据时钟DCO信号；
局部时钟缓冲器对所述可调延时单元接收的DCO信号进行分频，以通过分频后的信号驱动多个随路时钟接收模块接收所述多片信号转换器的各信号转换器的DCO信号，一个随路时钟接收模块接收一个信号转换器的DCO信号，所述多个随路时钟接收模块的数量与所述多片信号转换器的数量相同；
各随路时钟接收模块将所接收的DCO信号发送至相位检测逻辑单元，其中多片信号转换器中设置有一个主片信号转换器，除主片信号转换器外的其余信号转换器为从片信号转换器；
所述相位检测逻辑单元比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元；
所述信号转换器控制单元根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
其中，所述将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步包括：
触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行重新上电初始化，以使相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步；
或，触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行时钟相位翻转，使得相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
其中，所述将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步包括：
若对相位不同步的从片信号转换器的DCO信号的相位进行调整后，所述相位检测逻辑单元仍检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号，则再次对相位不同步的从片信号转换器的DCO信号的相位进行调整，直至所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步。
其中，在将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步之后，所述方法还包括：
所述相位检测逻辑单元对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片DAC的DCO信号的相位不同步的从片DAC时，发出告警中断信号。
其中，所述信号转换器包括数模转换器DAC或模数转换器ADC。
本发明实施例还提供一种多片信号转换器的相位同步装置，包括：多片信号转换器，所述多片信号转换器中任一信号转换器为主片信号转换器，其余信号转换器为从片信号转换器；可调延时单元；局部时钟缓冲器；与所述多片信号转换器的数量相同的多个随路时钟接收模块；相位检测逻辑单元；信号转换器控制单元；
其中，所述可调延时单元，用于接收多片信号转换器中的任一信号转换器的随路数据时钟DCO信号；
所述局部时钟缓冲器，用于对所述可调延时单元接收的DCO信号进行分频，并将分频后的信号分别发送至各随路时钟接收模块；
所述随路时钟接收模块，用于接收信号转换器的DCO信号，将所接收的DCO信号发送至所述相位检测逻辑单元，其中，一个随路时钟接收模块接收一个信号转换器的DCO信号；
所述相位检测逻辑单元，用于比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元；
所述信号转换器控制单元，用于根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
其中，所述信号转换器控制单元包括：
上电初始化触发子单元，用于触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行重新上电初始化，以使相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步；
或，时钟相位翻转触发子单元，用于触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行时钟相位翻转，使得相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
其中，所述信号转换器控制单元包括：
循环控制子单元，用于在对相位不同步的从片信号转换器的DCO信号的相位进行调整后，所述相位检测逻辑单元仍检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号时，再次对相位不同步的从片信号转换器的DCO信号的相位进行调整，直至所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步；
所述相位检测逻辑单元包括：
跟踪检测子单元，用于在所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步后，对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器时，发出告警中断信号。
其中，所述信号转换器包括数模转换器DAC或模数转换器ADC。
本发明实施例还提供一种现场可编程门阵列FPGA控制器，包括信号转换器同步模块；
所述信号转换器同步模块包括上述所述的多片信号转换器的相位同步装置。
基于上述技术方案，本发明实施例提供的多片信号转换器的相位同步方法，随路时钟接收模块在经可调延时单元和局部时钟缓冲器处理后的分频信号的驱动下，接收所对应的信号转换器的DCO信号，并将所接收的DCO信号发送至相位检测逻辑单元，由于多片信号转换器中设置有主片信号转换器及从片信号转换器，因此发送至相位检测逻辑单元的DCO信号中包括了主片信号转换器的DCO信号，和从片信号转换器的DCO信号；相位检测逻辑单元比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，从而使得信号转换器控制单元根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步，实现了信号转换器的数字域时钟相位的一致。相比现有采用复位信号同时对多片信号转换器内部的时钟分频单元进行复位的方式，本发明实施例避免了复位信号与信号转换器的采样时钟之间有严格的时序要求，所带来的实现上的困难的问题；同时，本发明实施例不需要信号转换器提供对应的复位引脚及时钟复位功能，降低了电路设计的复杂性和调试难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为高速DAC的内部电路结构图；
图2为两个DAC在同步时的时钟相位关系示意图；
图3为两个DAC在不同步时的时钟相位关系示意图；
图4为本发明实施例提供的一种多片信号转换器的相位同步方法的流程图；
图5为本发明实施例提供的一种多片信号转换器的相位同步方法的另一流程图；
图6为对多片DAC的相位进行同步的工作示意图；
图7为本发明实施例提供的多片信号转换器的相位同步装置的结构示意图；
图8为本发明实施例提供的信号转换器控制单元的结构示意图；
图9为本发明实施例提供的信号转换器控制单元的另一结构示意图；
图10为本发明实施例提供的信号转换器控制单元的再一结构示意图；
图11为本发明实施例提供的相位检测逻辑单元的结构示意图；
图12为本发明实施例提供的相位检测逻辑单元的另一结构示意图；
图13为本发明实施例提供的多片信号转换器的相位同步装置的另一结构示意图；
图14为本发明实施例提供的FPGA的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的发明人发现：DAC或ADC同步的关键是识别出多片DAC或ADC的数字时钟域时钟相位关系，从而采取相应的同步措施。以DAC为例，DAC的时钟分频单元输出三路时钟：LVDS数据接收单元的参考时钟CLK_R和CLK_F，以及一个随路数据时钟DCO。随路数据时钟DCO与LVDS数据接收单元的参考时钟CLK_R和CLK_F的相位关系是固定的，因此通过检测DCO信号的相位关系即可判断多片DAC的同步状态。为便于理解，图2和图3分别示出了两个DAC在同步时的时钟相位关系，及不同步时的时钟相位关系；图中DCO的频率是DAC采样时钟频率的1/2，因此两个DAC的DCO有两种相位关系：0°和180°；如果DCO的频率是DAC采样时钟频率的1/4，则两个DAC的DCO将有四种可能的相位关系：0°，90°，180°，270°。基于此，可通过检测各DAC的DCO信号的相位关系，判断多片DAC的相位同步状态，从而对多片DAC的相位进行同步调整；显然，也可通过检测各ADC的DCO信号的相位关系，判断多片ADC的相位同步状态，从而对多片ADC的相位进行同步调整。
基于上段描述，图4示出了本发明实施例提供的一种多片信号转换器的相位同步方法的流程图，该方法应用于一种多片信号转换器相位同步装置，该装置可以包括：多片信号转换器，包括信号转换器1至信号转换器n，n的数量可以根据实际应用进行设置，多片信号转换器中设置有一片主片信号转换器，除主片信号转换器外的其余信号转换器为从片信号转换器；可调延时单元（DELAY ADJ）；局部时钟缓冲器（BUFR）；多个随路时钟接收模块（DCO_RX），包括DCO_RX1至DCO_RXn，多个随路时钟接收模块的数量与多片信号转换器的数量一致；相位检测逻辑单元（PHASE DETECTLOGIC），和信号转换器控制单元；
参照图4，本发明实施例提供的一种多片信号转换器的相位同步方法可以包括如下步骤：
步骤S100、可调延时单元接收多片信号转换器中的任一信号转换器的DCO信号；
可调延时单元所接收的信号转换器的DCO信号作为参考时钟。
步骤S200、局部时钟缓冲器对所述可调延时单元接收的DCO信号进行分频，以通过分频后的信号驱动多个随路时钟接收模块接收所述多片信号转换器的各信号转换器的DCO信号；
局部时钟缓冲器对作为参考时钟的DCO信号进行分频后，将向各个随路时钟接收模块发送分频后的信号，以驱动各个随路时钟接收模块接收各自对应的信号转换器的DCO信号；在本发明实施例中，一个随路时钟接收模块只接收一个信号转换器的DCO信号，可选的，可设置DCO_RX1接收信号转换器1的DCO信号，DCO_RX2接收信号转换器2的DCO信号，DCO_RXn接收信号转换器n的DCO信号，以此类推。可以看出，本发明实施例中，一个DCO_RX所接收的信号有分频后的信号，及所对应的信号转换器的DCO信号。
步骤S300、各随路时钟接收模块将所接收的DCO信号发送至相位检测逻辑单元；
由于多片信号转换器中设置有主片信号转换器及从片信号转换器，因此发送至相位检测逻辑单元的DCO信号包括了主片信号转换器的DCO信号，和从片信号转换器的DCO信号。
步骤S400、所述相位检测逻辑单元比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元；
主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系有两种情况：所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步；及具有与主片信号转换器的DCO信号的相位不同步的从片信号转换器，对于此种情况，则需要对从片信号转换器的DCO信号的相位进行调整，以使主从片信号转换器的DCO信号的相位相同步，具体见步骤S500。
步骤S500、所述信号转换器控制单元根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
可选的，信号转换器控制单元可触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行重新上电初始化，以使相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。不同信号转换器芯片可能有区别，但都有电源开关功能，设置的过程采用掉电后再上电（即先开启电源再关闭电源），也即是重新上电初始化；在实现上，信号转换器控制单元可通过信号转换器的串行控制接口，对信号转换器的控制寄存器进行操作，从而触发信号转换器芯片进行重新上电初始化，从而使得信号转换器的时钟分频单元重新工作，改变该从片信号转换器的DCO相位，从而实现DCO相位的调整。
可选的，对于具有时钟相位翻转功能的信号转换器，信号转换器控制单元可触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行时钟相位翻转，使得相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步；相比于重新上电初始化的过程，进行时钟相位翻转以调整从片信号转换器的DCO信号的相位的方式更为简单、便捷。
信号转换器控制单元对与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行相位调整后，相位检测逻辑单元将对DCO相位变化后的主从片DCO的相位关系再次进行检测，如果再次检测结果显示仍有与主片信号转换器的DCO信号不同相位的从片DCO时，信号转换器控制单元将再次触发不同步的从片信号转换器进行DCO信号的相位调整，以上过程反复直到所有主从片的DCO相位完全一致。
在信号转换器控制单元将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与主片信号转换器的DCO信号的相位相同步之后；相位检测逻辑单元将进入相位跟踪模式，对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器时，发出告警中断信号；该中断的响应方式可以人工设置，如设置为自动再次同步。
在本发明实施例中可调延时单元的延时是可控的；相位检测逻辑单元可控制可调延时单元的延时步进进行有序增减。可选的，以XILINX公司的Virtex系列FPAG（Field Programmable Gate Array，现场可编程门阵列）控制器为例，可调延时单元的设置范围可以是0-31步长，精度可以是78ps/step，对应的延时范围是0-2418ps；相位检测逻辑单元可控制DELAY ADJ的延时步进从0到31有序增减。
本发明实施例提供的多片信号转换器的相位同步方法，随路时钟接收模块在经可调延时单元和局部时钟缓冲器处理后的分频信号的驱动下，接收所对应的信号转换器的DCO信号，并将所接收的DCO信号发送至相位检测逻辑单元，由于多片信号转换器中设置有主片信号转换器及从片信号转换器，因此发送至相位检测逻辑单元的DCO信号中包括了主片信号转换器的DCO信号，和从片信号转换器的DCO信号；相位检测逻辑单元比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，从而使得信号转换器控制单元根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步，实现了信号转换器的数字域时钟相位的一致。相比现有采用复位信号同时对多片信号转换器内部的时钟分频单元进行复位的方式，本发明实施例避免了复位信号与信号转换器的采样时钟之间有严格的时序要求，所带来的实现上的困难的问题；同时，本发明实施例不需要信号转换器提供对应的复位引脚及时钟复位功能，降低了电路设计的复杂性和调试难度。
可选的，图4所示方法中的信号转换器可以是DAC，或ADC。以信号转换器为DAC为例，图5示出了本发明实施例提供的一种多片信号转换器的相位同步方法的另一流程，该方法应用于一种多片DAC相位同步装置，该装置可以包括：多片DAC，包括DAC1至DACn，n的数量可以根据实际应用进行设置，多片DAC中设置有一片主片DAC，除主片DAC外的其余DAC为从片DAC；可调延时单元；局部时钟缓冲器；多个随路时钟接收模块（DCO_RX），包括DCO_RX1至DCO_RXn，多个随路时钟接收模块的数量与多片DAC的数量一致；相位检测逻辑单元（PHASE DETECT LOGIC），和DAC控制单元；
参照图5，该方法可以包括：
步骤S10、可调延时单元接收多片DAC中的任一DAC的DCO信号；
步骤S20、局部时钟缓冲器对所述可调延时单元接收的DCO信号进行分频，以通过分频后的信号驱动多个随路时钟接收模块接收所述多片DAC的各DAC的DCO信号；
步骤S30、各随路时钟接收模块将所接收的DCO信号发送至相位检测逻辑单元；
步骤S40、所述相位检测逻辑单元比对主片DAC的DCO信号，与从片DAC的DCO信号的相对相位关系，将所述相对相位关系发送至DAC控制单元；
步骤S50、所述DAC控制单元根据所述相对相位关系，将与主片DAC的DCO信号的相位不同步的从片DAC的DCO信号的相位，调整为与所述主片DAC的DCO信号的相位相同步。
信号转换器为ADC情况下的多片信号转换器的相位同步方法的流程，可与上文描述同理参照，此处不再赘述。
为便于理解本发明，图6示出了一种对多片DAC的相位进行同步的工作示例，参照图6，以三路DCO（DCO1，DCO2及DCO3）为例，其中DCO1为多片DAC中的DAC1的DCO信号，DCO2为DAC2的DCO信号，DCO3为DAC3的DCO信号；示例中DCO1和DCO2同相，DCO3反向；DCO3为参考时钟，DCO3通过可调延时单元，局部时钟缓冲器后向各随路时钟接收模块输出分频信号，使得各随路时钟接收模块分别采集DCO1、DCO2和DCO3，采集后的数据由相位检测逻辑单元进行处理分析后，得出所有从片的DCO与主片DCO的相对相位关系（DAC1，DAC2和DAC3的主从设置可依实际情况而定）；根据从片DAC与主片DAC的DCO的相对相位关系，DAC控制单元将把不同步的从片DAC的DCO信号的相位，调整为与主片DAC的DCO信号的相位相同步，实现主从DAC的DCO信号的相位同步。
下面对本发明实施例提供的多片信号转换器的相位同步装置进行介绍，下文描述的多片信号转换器的相位同步装置与上文描述的多片信号转换器的相位同步方法相应，两者可相互参照。
图7为本发明实施例提供的多片信号转换器的相位同步装置的结构示意图，参照图7，该装置可以包括：多片信号转换器，包括信号转换器1至信号转换器n，n的数量可以根据实际应用进行设置，多片信号转换器中设置有一片主片信号转换器，除主片信号转换器外的其余信号转换器为从片信号转换器；可调延时单元1；局部时钟缓冲器2；多个随路时钟接收模块，即DCO_RX1至DCO_RXn，多个随路时钟接收模块的数量与多片信号转换器的数量一致；相位检测逻辑单元3，和信号转换器控制单元4；
其中，可调延时单元1，用于接收多片信号转换器中的任一信号转换器的DCO信号；
所接收的DCO信号可以作为参考时钟，图中以DCOn信号为参考时钟，但也可不限于DCOn信号。
局部时钟缓冲器2，用于对可调延时单元1接收的DCO信号进行分频，并将分频后的信号分别发送至各随路时钟接收模块；
随路时钟接收模块，用于接收信号转换器的DCO信号，将所接收的DCO信号发送至相位检测逻辑单元3，其中，一个随路时钟接收模块接收一个信号转换器的DCO信号；
相位检测逻辑单元3，用于比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元4；
信号转换器控制单元4，用于根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
本发明实施例提供的多片信号转换器的相位同步装置，可将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步，实现了信号转换器的数字域时钟相位的一致。本发明实施例避免了现有技术存在的复位信号与信号转换器的采样时钟之间有严格的时序要求，所带来的实现上的困难的问题；同时，本发明实施例不需要信号转换器提供对应的复位引脚及时钟复位功能，降低了电路设计的复杂性和调试难度。
可选的，图8为本发明实施例提供的信号转换器控制单元4的结构示意图，参照图8，信号转换器控制单元4可以包括：上电初始化触发子单元41，用于触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行重新上电初始化，以使相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
可选的，图9为本发明实施例提供的信号转换器控制单元4的另一结构示意图，参照图9，信号转换器控制单元4可以包括：时钟相位翻转触发子单元42，用于触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行时钟相位翻转，使得相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
可选的，图10为本发明实施例提供的信号转换器控制单元4的再一结构示意图，参照图10，信号转换器控制单元4可以包括：循环控制子单元43，用于在对相位不同步的从片信号转换器的DCO信号的相位进行调整后，相位检测逻辑单元3仍检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号时，再次对相位不同步的从片信号转换器的DCO信号的相位进行调整，直至所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步。可选的，循环控制子单元43可通过上电初始化触发子单元41，或时钟相位翻转触发子单元42再次对相位不同步的从片信号转换器的DCO信号的相位进行调整。
在信号转换器控制单元将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与主片信号转换器的DCO信号的相位相同步之后；相位检测逻辑单元将进入相位跟踪模，对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器时，发出告警中断信号；该中断的响应方式可以人工设置，如设置为自动再次同步。对应的，图11示出了相位检测逻辑单元3的一种结构，参照图11，相位检测逻辑单元3可以包括：跟踪检测子单元31，用于在所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步后，对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器时，发出告警中断信号。
在本发明实施例中可调延时单元的延时是可控的；相位检测逻辑单元可控制可调延时单元的延时步进进行有序增减。对应的，图12示出了相位检测逻辑单元3的另一种结构，参照图12，相位检测逻辑单元3可以包括：延时步进控制子单元32，用于控制所述可调延时单元的延时步进进行有序增减。
可选的，信号转换器可以是DAC，或ADC。以信号转换器为DAC为例，图13示出了对应的多片信号转换器的相位同步装置的结构，参照图13，该装置可以包括：多片DAC，包括DAC1至DACn，n的数量可以根据实际应用进行设置，多片DAC中设置有一片主片DAC，除主片DAC外的其余DAC为从片DAC；可调延时单元1’；局部时钟缓冲器2’；多个随路时钟接收模块，即IDDR1至IDDRn，多个随路时钟接收模块的数量与多片DAC的数量一致；相位检测逻辑单元3’，和DAC控制单元4’；
其中，可调延时单元1’，用于接收多片DAC中的任一DAC的DCO信号；
所接收的DCO信号可以作为参考时钟，图中以DCOn信号为参考时钟，但也可不限于DCOn信号。
局部时钟缓冲器2’，用于对可调延时单元1’接收的DCO信号进行分频，并将分频后的信号分别发送至各随路时钟接收模块；
随路时钟接收模块，用于接收DAC的DCO信号，将所接收的DCO信号发送至相位检测逻辑单元3’，其中，一个随路时钟接收模块接收一个DAC的DCO信号；
相位检测逻辑单元3’，用于比对主片DAC的DCO信号，与从片DAC的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元4’；
DAC控制单元4’，用于根据所述相对相位关系，将与主片DAC的DCO信号的相位不同步的从片DAC的DCO信号的相位，调整为与所述主片DAC的DCO信号的相位相同步。
信号转换器为ADC情况下的多片信号转换器的相位同步装置的结构，可与上文描述同理参照，此处不再赘述。
本发明实施例提供的多片信号转换器的相位同步装置可应用于FPGA，FPGA包括信号转换器同步模块；信号转换器同步模块可包括上述所描述的多片信号转换器的相位同步装置，具体可如图7至图12所示。图14示出了FPGA的一种可选结构，可进行参照。
可选的，信号转换器同步模块的DCO采集电路结构设计可以达到多通道采样率为12.8Gsps（对应78ps的DELAY ADJ调整精度），位宽为1bit精度的ADC的精度，可对主片及从片DCO连续采集32个样本，通过级联DELAY ADJ可以达到64或更多，因此能准确的判断出主从片的DCO相位关系。DELAYADJ单元可以级联使用，在DCO的频率较低时，可以通过DELAY ADJ的级联拓展可调的延时范围，提高相位检测精度。
可选的，FPGA的LVDS的传输速率可以为1.25Gsps，对于更高采样率的信号转换器，通常采用N（N=2n，n=1，2，3）组LVDS端口，每组LVDS端口的数据率为采样率的1/N，输出的数据参考时钟（DCO）频率为采样时钟（sample clock）频率的1/（2×N）。如，对于2Gsps的信号转换器通常采用2组LVDS接口，DCO频率为采样时钟（sample clock）频率的1/4，此时多片信号转换器的DCO间的相位关系有四种：0°，90°，180°，270°，本发明所采用的信号转换器同步模块能准确的鉴定0°、90°、180°、270°这四种相位关系，自动同步多片信号转换器。
本发明实施例提供的多片信号转换器的相位同步方法、装置及FPGA控制器，在多片信号转换器中设置主片信号转换器和从片信号转换器，通过检测主片信号转换器和从片信号转换器的DCO信号的相位关系，判断主片信号转换器和从片信号转换器的相位同步状态，从而对与主片信号转换器的相位不同步的从片信号转换器的相位进行调整，实现了多片信号转换器中各信号转换器相位的一致。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种多片信号转换器的相位同步方法，其特征在于，包括：
可调延时单元接收多片信号转换器中的任一信号转换器的随路数据时钟DCO信号；
局部时钟缓冲器对所述可调延时单元接收的DCO信号进行分频，以通过分频后的信号驱动多个随路时钟接收模块接收所述多片信号转换器的各信号转换器的DCO信号，一个随路时钟接收模块接收一个信号转换器的DCO信号，所述多个随路时钟接收模块的数量与所述多片信号转换器的数量相同；
各随路时钟接收模块将所接收的DCO信号发送至相位检测逻辑单元，其中多片信号转换器中设置有一个主片信号转换器，除主片信号转换器外的其余信号转换器为从片信号转换器；
所述相位检测逻辑单元比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元；
所述信号转换器控制单元根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
2.根据权利要求1所述的方法，其特征在于，所述将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步包括：
触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行重新上电初始化，以使相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步；
或，触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行时钟相位翻转，使得相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
3.根据权利要求1所述的方法，其特征在于，所述将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步包括：
若对相位不同步的从片信号转换器的DCO信号的相位进行调整后，所述相位检测逻辑单元仍检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号，则再次对相位不同步的从片信号转换器的DCO信号的相位进行调整，直至所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步。
4.根据权利要求1所述的方法，其特征在于，在将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步之后，所述方法还包括：
所述相位检测逻辑单元对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片DAC的DCO信号的相位不同步的从片DAC时，发出告警中断信号。
5.根据权利要求1所述的方法，其特征在于，所述信号转换器包括数模转换器DAC或模数转换器ADC。
6.一种多片信号转换器的相位同步装置，其特征在于，包括：多片信号转换器，所述多片信号转换器中任一信号转换器为主片信号转换器，其余信号转换器为从片信号转换器；可调延时单元；局部时钟缓冲器；与所述多片信号转换器的数量相同的多个随路时钟接收模块；相位检测逻辑单元；信号转换器控制单元；
其中，所述可调延时单元，用于接收多片信号转换器中的任一信号转换器的随路数据时钟DCO信号；
所述局部时钟缓冲器，用于对所述可调延时单元接收的DCO信号进行分频，并将分频后的信号分别发送至各随路时钟接收模块；
所述随路时钟接收模块，用于接收信号转换器的DCO信号，将所接收的DCO信号发送至所述相位检测逻辑单元，其中，一个随路时钟接收模块接收一个信号转换器的DCO信号；
所述相位检测逻辑单元，用于比对主片信号转换器的DCO信号，与从片信号转换器的DCO信号的相对相位关系，将所述相对相位关系发送至信号转换器控制单元；
所述信号转换器控制单元，用于根据所述相对相位关系，将与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
7.根据权利要求1所述的装置，其特征在于，所述信号转换器控制单元包括：
上电初始化触发子单元，用于触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行重新上电初始化，以使相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步；
或，时钟相位翻转触发子单元，用于触发与主片信号转换器的DCO信号的相位不同步的从片信号转换器进行时钟相位翻转，使得相位不同步的从片信号转换器的DCO信号的相位，调整为与所述主片信号转换器的DCO信号的相位相同步。
8.根据权利要求1所述的装置，其特征在于，所述信号转换器控制单元包括：
循环控制子单元，用于在对相位不同步的从片信号转换器的DCO信号的相位进行调整后，所述相位检测逻辑单元仍检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器的DCO信号时，再次对相位不同步的从片信号转换器的DCO信号的相位进行调整，直至所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步；
所述相位检测逻辑单元包括：
跟踪检测子单元，用于在所有从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位相同步后，对从片信号转换器的DCO信号的相位与主片信号转换器的DCO信号的相位进行跟踪检测，在检测到有与主片信号转换器的DCO信号的相位不同步的从片信号转换器时，发出告警中断信号。
9.根据权利要求6-8任一项所述的装置，其特征在于，所述信号转换器包括数模转换器DAC或模数转换器ADC。
10.一种现场可编程门阵列FPGA控制器，其特征在于，包括信号转换器同步模块；
所述信号转换器同步模块包括权利要求6-9任一项所述的多片信号转换器的相位同步装置。
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