CN101131871A - 非易失性的电可编程存储器 - Google Patents

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Abstract

本发明涉及非易失性的电可编程存储器。提供一种固态大容量存储器件(105，100；400，415，420)。该固态大容量存储器件限定了适于存储数据的存储区域(100；415)；该存储区域适合用于以第一存储密度以第一数据传送速度存储数据。该存储区域至少包括第一存储区域部分(120)和第二存储区域部分(130)。该固态大容量存储器件进一步包括存取装置(105；420；440)，该装置适于利用第一存储区域部分以第二存储密度以第二数据传送速度存储数据，以及适于利用第二存储区域部分以第三存储密度和第三数据传送速度存储数据。第二存储密度低于第三存储密度，其又低于或等于第一存储密度；第二数据传送速度高于第三数据传送速度，其又高于或等于第一数据传送速度。

Description

非易失性的电可编程存储器
技术领域
本发明涉及数据的大容量存储的领域。更尤其是，本发明涉及一种非易失性固态大容量存储器件。
背景技术
在电子学领域，术语大容量存储指的是即使在没有电源的时候，也能以持久方式存储大量数据。用于大容量存储应用的存储介质可分成三种广义类别：磁性大容量存储器件，例如硬盘、软盘、磁鼓存储器和磁带；光学大容量存储器件，例如光盘、数字通用光盘(DVD)和磁光盘；和固态大容量存储器件，例如电可编程存储器(EPROM)、NOR/NAND快闪存储器和双向存储器。
为了进行各种大容量存储器件的比较，有用的是检查它们的最重要特征，例如存储容量、数据传送速度和存取时间。
更尤其是，存储容量越大，大容量存储器件就越好。然而，大容量存储器件的成本强烈依赖于所述的特征，和用于实施该器件的技术。现今磁性大容量存储器件是以最高存储容量为特征的器件，之后是光学大容量存储器件，最后一级是固态大容量存储器件。
然而，磁性和光学大容量存储器件具有显示出长存取时间的大缺点。事实上，例如就硬盘而言，在编程操作期间，其中必须将数据存储在被寻址的存储位置，数据实际上是在例如10毫秒级的相对长的存取时间之后被写入到所述位置的，在此期间硬盘的磁性读/写头移动到达对应于该被寻址的存储位置的轨迹上的位置。另一方面，固态大容量存储器件具有相对于其它类别的很低的、实际上为零的存取时间。
目前，以最高数据传送速度(在编程和读取时)为特征的一类大容量存储器件是那种磁性的大容量存储器件。当前的硬盘，一旦已恰当地定位了它们的磁性读/写头(如上所述，使读/写头到该被寻址的存储器位置所需的时间为存取时间)，就能够以每秒20兆位的速率存储数据。相反，固态大容量存储器件的数据传送速度较低。例如，当前的四级NAND快闪存储器一般具有每秒2兆位的编程速度，而二级(也被称为二进位的)NAND快闪存储器一般具有每秒10兆位的编程速度。
如本领域的技术人员已知的，NAND快闪存储器的数据传送速度，尤其是它的编程速度，取决于几个因素，例如：每个存储器单元能被编程到的级数、对应于各级的存储器单元的阈值电压分布的宽度、持续时间及在编程存储器单元的编程操作期间使用的编程电压脉冲数。
由于NAND快闪存储器的编程操作在于重复地执行将编程电压脉冲施加到被寻址的存储器单元并且其后在施加编程脉冲电压之后检验这些存储器单元达到的编程状态的动作，因此编程电压脉冲的数目越高，编程所需的时间就越长。因此，为了具有足够高的编程速度，必须减少使存储器单元达到目标编程状态所需的编程电压脉冲数。
然而，允许的最少的编程电压脉冲数强烈取决于编程级数，即阈值分布数和它们的宽度。
为了能够精细地调节存储器单元的阈值电压，编程电压脉冲的增量必须足够低(并且因此，为了使存储器单元达到目标编程状态所需的脉冲数必须足够高)。这种限制越严格，则编程级数就越高，所述编程级数即在某一阈值电压值范围内的阈值电压分布数(较宽阈值电压分布使得难以辨别编程级；例如，四级NAND快闪存储器的理想阈值电压分布应具有约150mV的宽度)。
由于以上原因，为了恰当地编程多级NAND快闪存储器，比在二进位的NAND快闪存储器的情况下需要更多的编程电压脉冲：因此，二进位的NAND快闪存储器的编程速度比多级NAND快闪存储器的编程速度高。
背面图案依赖性(BPD)和浮置栅耦合(FGC)是引起阈值电压分布扩展的公知效应。
为了描述BPD如何影响阈值电压分布的宽度，必须注意以下事实：根据连接至位线的漏极选择晶体管和连接至基准电压分布线的源极选择晶体管之间的串联连接的存储器单元串布置NAND快闪存储器中的存储器单元；所述串相互平行连接。当属于相同串的所有存储器单元必须被编程时，通常被编程的第一存储器单元是连接至串的源极选择晶体管的单元，其后是该串的随后的存储器单元朝着连接至漏极选择晶体管的存储器单元继续。因此，被编程的串的每个存储器单元借助静态非编程的(即，擦除的)存储器单元连接至相应的位线。用这种编程方法，在编程操作(即，当验证它们的编程状态时)期间该串的每个存储器单元的状态(从电阻观点来看)不同于已经编程串的所有存储器单元的情况。事实上，虽然在检验期间和在已编程该串的所有存储器单元之后，将被编程的每个单元的源极电阻(即，在源电极看到的电阻)是相同的，但漏极电阻(即，在漏电极看到的电阻)通常会改变。这归因于如下事实：虽然源极电阻取决于已被编程的存储器单元的沟道电阻，但漏极电阻取决于可能改变它们的编程状态的仍未被编程的存储器单元的沟道电阻。换句话说，当存储器单元经历读操作时，为了稍后重新获得它们的编程状态，在可能不同于检验操作期间的情况的条件下执行所述读操作。这种(编程)图案依赖性使对应于非擦除状态的阈值电压分布的宽度增加了不可忽略的量(例如，等于50mV)。
关于FGC效应，已知的是一般存储器单元的浮置栅并非完全与相邻存储器单元的浮置栅屏蔽开(从电的观点来看)，而是与其电容耦合。考虑存储器单元阵列中的一般存储器单元，它由8个其它存储器单元环绕，两个沿位线方向，两个沿字线方向和四个沿两个对角线方向。正如本领域的技术人员已知的，FGC效应强烈取决于在编程操作期间相邻存储器单元经历的阈值电压的变化量。例如，让我们考虑具有适合存储2位的存储器单元Mc的多级存储器，且可将它们的阈值电压编程为四个不同级，简单表示为“A”、“B”、“C”、“D”(A与擦除状态相关且D与对应于最高阈值电压的编程状态相关)。如果存储器单元相邻于经历编程操作以使它们达到最后的编程状态D的存储器单元，那么该存储器单元将严重经历该FGC效应。事实上，由于阈值电压取决于存储在浮置栅中的电荷量，因此从状态A(即，对应于浮置栅具有存储于其中的少量电荷的情况)变化到状态D(即，对应于浮置栅具有存储于其中的大量电荷的情况)的存储器单元需要传输大量电荷，其又会影响与之电电容耦合的相邻浮置栅的阈值电压。将被编程的存储器单元的阈值电压变化越高，在传输中包含的电荷量就越高并且相邻存储器单元的阈值电压变化就越高。因此，在相邻存储器单元的浮置栅之间的所述电电容耦合强烈增加了对应于非擦除状态的阈值电压分布的宽度。尤其是，由编程八个相邻单元引起的对所考虑的存储器单元的干扰会导致阈值电压分布的宽度增加400-500mV。
为了防止阈值电压分布的所述不期望的加宽消弱存储器操作(这将在对应于两个编程状态的两个阈值电压分布重叠的情况下发生)，需要采取措施以确保阈值电压分布是窄的，仔细地规划要施加到存储器单元的编程电压脉冲的宽度、数目和持续时间。令人遗憾的是，上述不期望的这种效应致使NAND快闪存储器的数据传送速度(在编程操作期间)低于磁性大容量存储器件的传送速度。
因而，在必须连续存储大量数据的所有应用中，磁性大容量存储器件大大地超过了其它大容量存储器件种类，占据着市场。实际上，在磁性大容量存储器件(例如，硬盘)具有足够大的自由空间的情况下，连续存储的数据可以写在相邻的存储位置；以这种方式，对于第一存储位置，硬盘的磁性读/写头的定位必须仅进行一次，并且完全采用高的数据传送速度。然而，当要被存储的数据量不太大时，并且当存取存储器件的频率相对高时，使用固态大容量存储器件是更有利的。
再假设，除了对存储数据的存取非常频繁的情况，当前对于大容量存储应用来说最方便的存储介质仍然是磁性大容量存储器件。
然而，与磁性(和光学)对应物相比，固态大容量存储器件更鲁棒，因为固态器件不包括机械和可移动部分(比如读/写头、轴和大浅盘)。这些机械和可移动部分的存在，除了使器件更易坏之外，还阻止了器件的最小化，因为这些机械部分的尺寸不能以与电子部件相同的方式按比例缩小。而且，为了能够移动这些机械部分，磁性(和光学)大容量存储器件必须包括马达，其需要比正常用来供应电子器件的功率供给更高的功率供给。
由于所有这些原因，强烈希望使用固态大容量存储器件用于所有的大容量应用。然而，为了这个目的，应大大地增加它们的数据传送速度。
鉴于前面所述的现有技术的状态，本申请人面临的问题是：如何改善固态大容量存储器件的已知的实施方式，以便在不损失存储容量的情况下增强数据传送速度，克服上述问题。
发明内容
根据本发明的一方面，提供一种如所附权利要求1所述的固态大容量存储器件。尤其是，该固态大容量存储器件限定了适合存储数据的存储区域；该存储区域适合用于以第一存储密度以第一数据传送速度来存储数据。该存储区域至少包括第一存储区域部分和第二存储区域部分。该固态大容量存储器件进一步包括存取装置，该存取装置适合利用第一存储区域部分来以第二存储密度以第二数据传送速度存储数据，并且适合利用第二存储区域部分来以第三存储密度和第三数据传送速度存储数据。第二存储密度低于第三存储密度，其又低于或等于第一存储密度；第二数据传送速度高于第三数据传送速度，其又高于或等于第一数据传送速度。
附图说明
将通过阅读仅借助参考附图构造的非限制性实例给出的以下详细说明更好地理解本发明的特征和优点，其中：
图1示出了根据本发明的实施例的固态存储器件的存储空间；
图2A-2D示出了根据本发明的不同实施例用于增加图1的存储空间的一部分的数据传送速度的不同解决方案；
图3描绘了固态器件的存储块；和
图4示出了根据本发明的实施例的固态大容量存储器件。
具体实施方式
参考各图，在图1中示出了根据本发明的实施例的适合于用作大容量存储器件(例如，在摄影机或数字静拍照相机中)的固态存储器件的存储空间100。该固态存储器件例如是NAND快闪存储器。
借助存储器单元阵列、尤其是电可编程的非易失性半导体存储器单元阵列来物理地实现该存储空间；在下文，附图标记100也将用于全局标识存储器单元阵列。读取和编程单元105与该阵列100相关，适合于对其存储器单元进行读取和编程操作。
如示意性所示的，阵列100的存储器单元Mc设置成多行和多列。每个存储器单元Mc由具有电荷存储元件、尤其是适合于通过电子带电的导电浮置栅的N沟道MOS晶体管构成。在擦除状态下，一般存储器单元Mc具有低阈值电压。存储器单元Mc是通过将电荷注入到其浮置栅被编程的；在编程状态下，存储器单元Mc具有比擦除状态的阈值电压高的阈值电压。因此，阈值电压的值限定了存储在存储器单元Mc中的数据(datum)可采取的不同逻辑值。存储器单元Mc是通过去除存储在其浮置栅中的电荷被擦除的。
阵列100的每列与相应的位线BL有关，而该阵列的每行与相应的字线WL相关。
根据该NAND结构，例如八个、十六个或甚至更多(例如，三十二个)存储器单元Mc的组彼此串联连接以形成相应的存储器单元串，并且属于相同列的不同存储器单元串彼此平行地连接至相同位线BL。
特别地，一般串的存储器单元Mc串联连接在源极选择N沟道MOS晶体管110s和漏极选择N沟道MOS晶体管110d之间。存储器单元串中的一般中间存储器单元Mc具有漏极端，其连接至该串中相邻存储器单元Mc的源极端；和源极端，其连接至该串中另一相邻存储器单元Mc的漏极端。位于该串端部的两端部存储器单元Mc之一具有漏极端，其连接至漏极选择晶体管110d的源极端；漏极选择晶体管110d的漏极端连接至相应的位线BL，以及相邻存储器单元串的相应漏极选择晶体管110d的漏极端。同样，该串的另一端部存储器单元Mc具有源极端，其连接至源极选择晶体管110s的漏极端；源极选择晶体管110s的源极端连接至另一相邻存储器单元串的相应源极选择晶体管110s的源极端。
在每行中存储器单元Mc的控制栅极端连接至相应的字线WL。属于阵列100的公共行的漏极选择晶体管110d的栅极端都连接至相应的漏极选择线DSL；相似地，属于公共行的源极选择晶体管110s的栅极端都连接至相应的源极选择线SSL。属于阵列100的公共列的漏极选择晶体管110d的漏极端连接至相应的位线BL。相反，在阵列100中所有的源极选择晶体管110s的源极端都连接至公共源极线SL(其操作时一般保持在基准电压或地)。
在这里考虑的实例中，每个字线WL对应于两个不同的存储页面。更尤其是，假设给每个位线BL分配整数索引，则第一存储页面(“偶数存储页面”)包括存储在属于在偶数位置(即，其索引是偶数)的位线BL的存储器单元中的数据；第二存储页面(“奇数存储页面”)包括存储在属于在奇数位置(即，其索引为奇数)的位线BL的存储器单元中的数据。
如本说明书的引言部分中所论述的，NAND快闪存储器的数据传送速度，尤其是在编程操作时，由固态存储器件技术固有的约束所限制。对于本说明书的目的来说，采用“固有的数据传送速度”指的是NAND存储器的数据传送速度，假设完全使用阵列100或其一部分的潜在存储容量(该潜在存储容量指的是利用整个阵列100或其所考虑的部分可以存储的最大数据量)；例如，在四级NAND存储器的情况下，完全采用阵列100或其一部分的存储容量，指的是在阵列100或其所考虑的部分的每个存储器单元Mc中存储两位信息。为了完全采用存储器的潜在存储容量，必需在编程操作中采取防止存储器单元的阈值电压分布过度加宽的那些措施：最终，这意味着利用几个短编程电压脉冲；固有的数据传送速度与使存储器单元处于任一目标编程状态需要的编程电压脉冲数有关。
根据本发明的实施例，在假定整个阵列100的潜在存储容量相比通常发送到存储器以被编程到阵列100中的数据量(例如，由数字照相机获取的图像，例如是JPEG格式的文件，或MP3文件)足够高的情况下，能够采用存储空间，即从存储容量观点来看，该阵列100不太有效，以便在源极去除一个或多个、可能的话去除所有的有助于加宽存储器单元Mc的阈值电压分布的原因，比如BPD和FGC效应。这允许使用更长的编程电压脉冲，以便需要更少的脉冲使存储器单元达到目标编程状态：该数据传送速度由此被增加到超过固有的数据传送速度。
对于本说明书的目的来说，采用阵列100的一组存储器单元Mc的“存储密度”指的是所考虑的组的所有存储器单元Mc在使用时打算存储的数据量除以所考虑的组的存储器单元Mc的数目。当完全采用所考虑的组中的存储器单元的潜在存储容量时，该组存储器单元的存储密度是最大的；例如，当完全采用四级NAND快闪存储器的一组存储器单元的潜在存储容量时，存储密度等于2位每单元。
根据本发明的实施例，存储空间被划分成两个子空间120和130，对应于阵列100的两组存储器单元Mc。在第一和第二子空间120和130中采用存储器单元的存储容量使得第一子空间120的该组存储器单元Mc具有比第二子空间130的该组存储器单元的第二存储密度低的第一存储密度；这能缓和对存储器单元的阈值电压分布宽度的要求，并由此增加数据传送速度。尤其是，可完全采用第二子空间130的潜在存储容量，以便第二存储密度等于最大存储密度。
换句话说，根据本发明，第一子空间120的数据传送速度以其存储密度为代价而增加。观察到由于第一子空间120仅是整个存储空间100的一部分，所以由于存在具有较高存储密度(尤其是等于最大存储密度)的第二子空间130，所以整体考虑，存储器件的平均存储密度没有被显著减小，仍相对较高。因此，整体考虑，阵列100显示出高的数据传送速度和高的存储密度：第一子空间120用于在损害存储密度的情况下快速存储数据，而第二子空间130用于在损害数据传送速度的情况下以较高的存储密度存储数据，所述较高的存储密度可能等于存储器允许的最大存储密度。
观察到将存储空间100划分成所述两个子空间120和130是纯逻辑的，仅适合于如何借助读取和编程单元105对相应组的存储器单元Mc执行读取/编程操作。从物理结构的角度来看，对应于第一子空间120的存储器单元Mc完全等于形成第二子空间130的那些。
根据本发明的实施例，为了增加第一子空间120的数据传送速度，通过编程仅对应于偶数存储页面或仅对应于奇数存储页面的存储器单元Mc来减小FGC效应。如在图2A中可以看出的，其中描述了第一子空间120的一部分，并且用灰色阴影描绘了打算用于存储信息(即，可以被编程)的存储器单元Mc，仅属于非相邻位线的存储器单元用于存储信息，即可以经历编程操作。由此，由浮置栅的电容耦合引起的效应被粗略减半，因为决不会采用在字线WL的方向上与被编程的存储器单元Mc相邻的存储器单元Mc来存储数据，并且由此它们决不会被编程，它们的状态保持未改变。因此，一旦存储器单元Mc已经被编程，它的阈值电压值就将仅由目的是对沿着位线BL方向相邻的两个存储器单元进行编程的随后的编程操作所影响。减小了FGC的效应，所得到的存储器单元的阈值电压分布变得更窄，并且存储器单元Mc可以以更快的方式编程(用于编程存储器单元的编程电压脉冲可能更长，并且平均来讲其数目可能减少了)。结果，第一子空间120的数据传送速度在以减半存储密度为代价的情况下相对于存储器的固有数据传送速度增加了，因为根据该实施例，在第一子空间120中可以仅使用每隔一个的存储器单元。
根据本发明的另一实施例，也可通过仅采用每隔一个对应一个字线WL的存储器单元Mc存储数据来减小FGC效应，如图2B所描绘的。以该方式，仅编程了属于非相邻字线WL的存储器单元。如在图2A的情况下，以减半存储密度为代价地增加了数据传送速度。
根据本发明的又一实施例，为了大大降低FGC效应，仅采用每隔一个对应于一个字线WL并且同时每隔一个对应于一个位线BL的存储器单元Mc来存储数据。以该方式，如图2C可以看出，能被编程的每个存储器单元Mc被从未被编程的相邻存储器单元包围，因为没有采用它们来存储数据。在该情况下，大大减小了阈值电压分布加宽效应，较长的编程脉冲可以用于编程存储器单元，并且以将存储密度减小至四分之一为代价，可以强烈地增加数据传送速度。
根据本发明的实施例，通过采用每串存储器单元Mc中的仅一个存储器单元Mc存储数据可以显著地减小BPD效应。以该方式，该串的其他存储器单元Mc的状态没有变化(例如，它们保持在擦除状态)，由此由用于存储数据的该串的该单个存储器单元Mc看到的漏极和源极电阻保持基本恒定。以强烈减小存储密度为代价，可以大大增加数据传送速度(存储密度减小越高，形成串的存储器单元Mc的数量就越高)。
根据本发明的又一实施例，如图2D中所示意的，通过使用根据棋板图案的存储器单元Mc存储数据也可减小FGC效应，即，对于每对相邻字线WL，采用对应于偶数存储页面的存储器单元Mc用于该对的第一(或第二)字线WL以及对应于奇数存储页面的用于该对的另一字线WL。如在前述情况下，以减半存储密度为代价增加了数据传送速度。
尽管在所有的上述实施例中，提供的解决方案针对的是通过消除或减少有助于加宽存储器单元Mc的阈值电压分布的原因来相比于固有的数据传送速度增加数据传送速度，但其它的解决方案也是可以的，其被单独采用以及与前述的那些解决方案组合使用。
例如，如果存储器是多级存储器，具有其阈值电压适合于编程至例如四个不同级(即，适合于存储2位)的存储器单元Mc，则可通过处理属于第一子空间120的存储器单元Mc增加数据传送速度，正如同它们是两级存储器单元(即，适合于每个存储仅1位的存储器单元)。由此，较低数目的阈值电压分布需要被分配在给定的阈值电压值范围内，并且对应于两个可能编程状态的阈值电压分布可以保持相当大的间隔：由此可以使用较长的编程电压脉冲，并且由此可增加数据传送速度，因为需要较低数目的编程脉冲(平均来讲)来编程存储器单元；存储密度在该情况下也被减半。
对于第一子空间120采用了用于相比于固有的数据传送速度增加数据传送速度的前述解决方案中的一个或多个，但对于第二子空间130没有采用它们。事实上，第二子空间130的主要功能是以高存储密度(可能是最大存储密度)存储数据，而所有的前述解决方案都损失了该存储密度以有利于数据传送速度。
例如，如果阵列100的存储器单元Mc是多级单元，例如四级单元，那么为了增加数据传送速度，第一子空间120的单元是两级存储器单元，即，不使用它们每个存储2位的能力，并且它们用于每个仅存储1位，代替地第二子空间130的存储器单元Mc可用于每个存储2位，即完全采用它们的存储潜能，以增加存储密度。
作为另一实例，如果在第一子空间120中，仅使用每隔一个对应于一个字线WL的存储器单元Mc存储数据，则在第二子空间130中采用对应于所有字线WL的所有存储器单元Mc。
根据本发明的另一实施例，能够减小FGC效应，同时保持相对高的存储密度，假设发送给存储器件以被编程到第二子空间130中的数据量比存储页面的存储容量高。
例如，如果具有两个存储页面尺寸的数据量必须存储到第二子空间130中，则可以通过利用特定编程算法，将该数据存储到对应于相同字线WL的两个(偶数和奇数)存储页面中来减小FGC效应，这将在本说明书的下面部分中进行描述。
如在本说明书的引言中讨论的，用于NAND快闪存储器的编程操作包括重复多个n步骤，每个步骤包括施加编程电压脉冲VP(i)(i＝1至n)，可能在每个步骤增加编程电压脉冲VP(i)的值(直到最大值，例如20V)，并且在施加每个编程电压脉冲VP(i)之后，验证是否达到所希望的阈值电压值。
为了编程对应于相同字线WL的两个存储页面(偶数和奇数)，可进行以下操作：
1)通过对其施加n1个编程电压脉冲VP(i)，编程属于寻址的偶数存储页面的存储器单元Mc：
VP(1)[e]；VP(2)[e]；...；VP(i)[e]；...；VP(n1-1)[e]；VP(n1)[e]
2)通过对其施加n2个(其中n2通常不同于n1)编程电压脉冲VP(i)，编程属于寻址的奇数存储页面的存储器单元Mc：
VP(1)[o]；VP(2)[o]；...；VP(i)[o]；...；VP(n2-1)[o]；VP(n2)[o]，其中VP(i)[e]代表在步骤i处编程电压脉冲VP(i)施加到属于偶数存储页面的存储器单元，而VP(i)[o]代表在步骤i处编程电压脉冲VP(i)施加到属于奇数存储页面的存储器单元。换句话说，属于两个存储页面之一(在这里考虑的实例中为奇数存储页面，但在偶数存储页面的情况下可以进行相同的考虑)的存储器单元Mc仅在已经编程另一存储页面(在该实例中为偶数存储页面)的存储器单元Mc之后才被编程。
这样的方法显示出相邻的(在字线WL方向上)存储器单元Mc的阈值电压分布受到FGC效应强烈影响的问题。事实上，由于在相邻存储器单元Mc的浮置栅之间存在电容耦合，并且由于属于偶数存储页面的存储器单元Mc与属于相同字线WL的奇数存储页面的存储器单元Mc交错，因此在一个存储页面的存储器单元Mc已经被编程之后将编程电压脉冲VP(i)施加到另一存储页面的存储器单元Mc修改了后者存储器单元Mc的阈值电压。如已经论述的，为了防止阈值电压分布的所述不希望的加宽削弱存储器操作(其将在对应于两个编程状态的两个阈值电压分布重叠的情况下发生)，需要采取措施来确保阈值电压分布是窄的，例如减小编程电压脉冲的长度和增加编程电压脉冲的数量；这导致数据传送速度增加。
根据本发明的实施例的编程算法代替地包括以下的操作顺序：
VP(1)[e]；VP(1)[o]；VP(2)[e]；VP(2)[o]；...；VP(i)[e]；VP(i)[o]；...；VP(n-1)[e]；VP(n-1)[o]；VP(n)[e]VP(n)[o]。
由此，每个编程电压脉冲VP(i)首先施加到偶数存储页面的存储器单元Mc，然后施加到对应于相同字线WL的奇数存储页面的存储器单元。然后对于每个编程电压脉冲VP(i)(i＝1至n)重复所述操作。
利用上述的编程算法，相同字线WL的偶数存储页面和奇数存储页面的存储器单元Mc经历了在连续的时间内施加相同的编程电压脉冲(以编程电压脉冲顺序)。因此，在字线WL的所有存储器单元上逐步产生字线WL的所有存储器单元的阈值电压的变化。以该方式，相邻存储器单元的浮置栅(沿着字线WL方向)经历了减少的电荷变化；因此，减小了FGC效应对阈值电压宽度的影响。
根据本发明的另一实施例，重复两次上述的编程算法(对相同的存储器单元)。尤其是，在第一重复期间，以快的方式以粗略的精度编程存储器单元，然后在第二重复期间，从利用第一重复达到的状态开始，以更精确的方式编程各个存储器单元的阈值电压。由于在第二重复期间阈值电压仅改变了少量，所以FGC效应减小了更多。
根据本发明的另一实施例，提出了另一编程算法，适合于减小对FGC效应以及BPD效应的阈值电压宽度的影响。假设发送给存储器件以被存储到第二子空间130中的数据量等于存储块MB的存储容量。如图3中示意性示出的，通过存储块MB，打算收集属于对应于相同字线WL(j)(j＝1至m，其中m是包括在串中的存储器单元Mc的数目)的串的所有存储器单元Mc。
尤其是，利用用于描述在前编程算法的相同标记(notation)，根据本发明的该另一实施例的编程算法包括以下操作顺序：
fori＝1 to n{
      forj＝1to m{
            WL(j)：VP(i)[e]
            WL(j)：VP(i)[o]
                  }
           }，
其中操作“WL(j)：VP(i)[e]”代表在步骤i处编程电压脉冲VP(i)施加到属于字线WL(j)的偶数存储页面的存储器单元Mc，以及操作“WL(j)：VP(i)[o]”代表在步骤i处编程电压脉冲VP(i)施加到属于字线WL(j)的奇数存储页面的存储器单元Mc。由此，每个编程电压脉冲VP(i)首先施加到偶数存储页面的存储器单元Mc，然后施加到该串的所有字线WL(j)的奇数存储页面的存储器单元，从对应于连接至源极选择晶体管110s的单元的字线WL(1)开始，并朝着对应于连接至漏极选择晶体管110d的单元的字线WL(m)继续进行。然后对于每个编程电压脉冲VP(i)(i＝1至n)重复所述操作。以该方式，由于根据在前编程算法在前描述的相同原因，同时减小了FGC效应和BPD效应。
根据本发明的又一实施例，上述的编程算法也重复了两次(粗略重复和精确重复)，用于更多地减小FGC效应。
根据本发明的实施例，由BPD和FGC效应引起的存储器单元的阈值电压分布加宽的这种减小允许以比由完全采用潜在存储容量给出的最大存储密度高的存储密度将数据存储在子空间130中；例如，如果四级NAND快闪存储器的一组存储器单元的潜在存储容量被完全采用时能提供2位每单元的存储密度，那么通过利用前述的编程算法，应当能够将存储密度增加例如一位。
观察到，在本发明的实施例中，两个子空间120和130可具有固定的预定尺寸；在本发明的替换实施例中，两个子空间120和130的尺寸可改变，取决于其用法：例如，当接收到以高数据传送速度编程的数据时，子空间120的尺寸增加，并且子空间130的尺寸相应地减小。
根据本发明的实施例，为了更有效地利用存储空间100，通过增加其平均存储密度，已存储在第一子空间120中的数据，使单元的存储容量损失，被移动到第二子空间130(由此，较少的存储空间用于存储相同量的数据)，当存储器具有这样做的时间时，例如成批地或在后台中(in background)。
现在参考图4，示意性地示出了根据本发明的实施例的固态大容量存储器件400。该固态大容量存储器件400可以嵌入在较复杂的电子系统中，例如存储卡、摄影机、数字静拍照相机或USB存储器件。固态大容量存储器件400包括多个存储模块MEM，其具有例如相同的结构。固态大容量存储器件400进一步包括系统控制器410，其适合于控制存储器件400的操作，并且尤其适合于指示存储模块MEM。系统控制器410适合于从存储器件400的外部接收命令，并且适合于从存储器件400的外部接收数据/提供数据至存储器件400的外部。系统控制器410借助输入/输出总线I/O可连接至固态大容量存储器件400的外部，并且可操作地耦合至固态大容量存储器件400的所有存储模块MEM。
存储模块MEM中的一个或多个具有借助存储器单元的阵列415物理实施的存储空间，所述阵列415例如按照图1的阵列100来构造，并且与其相关联的是适合于对阵列415的存储器单元进行读取和编程操作的读取和编程单元420。读取和编程单元420可借助存储模块总线430在操作上耦合至系统控制器410。存储模块MEM进一步包括命令接口(CI)435，其适合于接收和解释通过模块总线430由系统控制器410提供的并指示读取和编程单元420的命令。CI 435还连接至微处理器440，其适合于根据由CI解释的命令指示读取和编程单元420。
尤其是，微处理器440适合于控制读取和编程单元420，以实施预定的编程算法。尤其是，可如同阵列415被分成第一和第二子空间120和130那样对阵列415的单元进行编程操作，如结合图1所描述的。
当数据将被存储到固态大容量存储器件400中时，系统控制器410首先检查各个存储模块MEM，以控制是否存在具有用于存储所述数据的足够的自由存储空间的存储模块。然后，系统控制器410发送数据给被选择的存储模块MEM。
为了简便起见，假设被选择的存储模块MEM的存储空间是完全自由的，即其所有的存储器单元被擦除了。在该条件下，由阵列100代表的整个存储空间处于所谓的“自由状态”，可用于存储数据。
为了增加数据传送速度，系统控制器410可通过CI 435指示微处理器440以快速模式将引入的数据存储到存储器阵列100中，例如采用允许增加编程速度使存储密度损失的前述解决方案之一；其中由此写入数据的存储位置将子空间120限定在阵列415的存储空间内。更尤其是，读取和编程单元420在微处理器440的控制下操作实施所希望的编程算法以利用例如前述解决方案中的一个或多个编程引入的数据，例如编程仅每隔一个地对应于阵列415的字线的存储器单元，和/或总体上没有利用存储器单元的位存储能力等等。
在已经编程该数据之后，阵列415的存储空间在逻辑上被分成子空间120，对应于已存储数据的存储位置，并且在其余的存储空间中仍处于自由状态。
当另一数据将被存储到那个存储模块的阵列415中时，系统控制器410可再次指示微处理器440根据该快速模式编程引入的数据。结果，高速缓存空间120增加，而处于自由状态的存储空间减小。
根据本发明的实施例，为了通过增加其平均存储密度更有效地利用存储空间415，以快速模式编程存储器单元、使单元的存储容量损失而被存储的数据，在存储模块MEM的任何停滞时间(dead time)期间，例如在其没有被指示存储引入的数据时，根据由系统控制器410建立的政策被批量“压缩”。
为此目的，系统控制器410通过CI 435指示微处理器440，用于对存储于高速缓存空间120中的数据进行“数据压缩”操作。
该压缩操作包括以允许完全(或更好地)利用用于存储那些数据的一组存储器单元的潜在存储容量的方式执行的编程操作：这意味着例如利用所有的字线、所有的位线、和每个单元的最大存储容量；例如，为此可利用处于自由状态的存储器单元，限定相应的第二子空间130。被压缩的数据可从第一子空间120中去除，至用于将被存储的新数据的自由存储空间。
以该方式，存储空间415动态地再分成三种空间：高速缓存空间、存储空间和自由空间。所述空间的每一个具有根据由系统控制器400提供的指令，在固态大容量存储器件400的操作期间可以改变的尺寸。
此外，能够进行数据解压缩操作，即将数据从第二子空间130移动到第一子空间120。
根据本发明的实施例，数据也可以直接存储在第二子空间130中，而不需要首先存储在第一子空间120中且然后压缩在第二子空间130中。这在存储器的自由空间为有限的时是有用的，并且数据必须以高存储密度被直接存储。
而且，根据本发明的另一实施例，必须执行的编程类型(快或不快)可以由固态大容量存储器件400的用户直接建立，给系统控制器410提供专用命令。
根据本发明的实施例，第一子空间120或其一部分，可有利地用于(快速地)存储一般必须被频繁存取(在编程和读取时)的数据，例如指针和参数。
自然地，为了满足局部和特定需求，本领域技术人员可将许多修改和改变应用到上述的解决方案。尤其是，尽管已参考其优选实施例以一定的具体程度描述了本发明，但应当明白，形式和细节方面的各种省略、替代和改变以及其它实施例是可以的；而且，明确打算的是结合本发明的任何公开的实施例描述的特定元件和/或方法步骤可以根据一般的设计选择情况并入任何其他实施例中。

Claims (22)

1.一种固态大容量存储器件(105，100；400，415，420)，其限定了适合存储数据的存储区域(100；415)，该存储区域适合用于以第一存储密度以第一数据传送速度来存储数据，该存储区域至少包括第一存储区域部分(120)和第二存储区域部分(130)，该固态大容量存储器件进一步包括存取装置(105；420，440)，该存取装置适合于利用第一存储区域部分来以第二存储密度以第二数据传送速度存储数据，并且适合于利用第二存储区域部分来以第三存储密度和第三数据传送速度存储数据，其中：
第二存储密度低于第三存储密度，其又低于或等于第一存储密度；
第二数据传送速度高于第三数据传送速度，其又高于或等于第一数据传送速度。
2.根据权利要求1的固态大容量存储器件，其中：
该存储区域被存储器阵列限定，所述存储器阵列包括适合于存储数据、按照多行和多列设置的多个存储器单元；以及
所述存储器单元列至少按照第一和第二集合列设置，第一集合列交替于第二集合列。
3.根据权利要求2的固态大容量存储器件，其中存取装置适合于使数据在第一存储区域部分中仅被存储在属于第一集合列或第二集合列的存储器单元中。
4.根据权利要求2或3的固态大容量存储器件，其中存取装置适合于使数据在第一存储区域部分中被存储在属于非相邻行的存储器单元中。
5.根据权利要求2到4中任一项的固态大容量存储器件，其中所述存储器单元是多级单元，每一个适合用于存储预定数目的位，该预定数目大于一。
6.根据权利要求5的固态大容量存储器件，其中存取装置适合于使第一存储部分中的存储器单元用于在其每一个中存储比所述预定数目小的位数。
7.根据权利要求2到6中任一项的固态大容量存储器件，其中存取装置适合于向第一或第二存储区域部分中的被寻址的存储器单元组的每一个存储器单元施加编程电压脉冲序列以在其中存储数据。
8.根据权利要求7的固态大容量存储器件，其中：
所述被寻址的存储器单元组包括属于至少一行的存储器单元；以及
该存取装置适合于在连续的时间内将每个编程电压脉冲施加到属于第一集合列的被寻址组的存储器单元和属于第二集合列的被寻址组的存储器单元。
9.根据权利要求8的固态大容量存储器件，其中存取装置适合于利用第一或第二存储区域部分来以第四存储密度以第四数据传送速度存储数据，其中第四存储密度高于第一存储密度，并且第四数据传送速度低于第一数据传送速度。
10.根据前述权利要求中任一项的固态大容量存储器件，其中该固态大容量存储器件是NAND快闪存储器器件。
11.一种利用固态大容量存储器件的存储区域存储数据的方法，其中该存储区域适合用于以第一存储密度以第一数据传送速度存储数据，该方法包括：
接收将被存储到该大容量存储器件中的数据；以及
利用所述存储区域的第一存储区域部分来以第二存储密度以第二数据传送速度存储接收到的数据，或者利用所述存储区域的第二存储区域部分来以第三存储密度和第三数据传送速度存储接收到的数据，
其中第二存储密度低于第三存储密度，其又低于或等于第一存储密度，并且第二数据传送速度高于第三数据传送速度，其又高于或等于第一数据传送速度。
12.根据权利要求11的方法，其中：
该存储区域被存储器阵列限定，所述存储器阵列包括适合于存储数据、按照多行和多列设置的多个存储器单元；以及
所述存储器单元列至少按照第一和第二集合列设置，第一集合列交替于第二集合列。
13.根据权利要求12的方法，进一步包括：
在第一存储区域部分中，将接收到的数据仅存储在属于第一集合列或属于第二集合列的存储器单元中。
14.根据权利要求12或13的方法，进一步包括：
在第一存储区域部分中，将接收到的数据仅存储在属于非相邻行的存储器单元中。
15.根据权利要求12至14中任一项的方法，其中所述存储器单元是多级单元，每一个适合用于存储预定数目的位，该预定数目大于一。
16.根据权利要求15的方法，其中存取装置适合于使第一存储部分中的存储器单元用于在其每一个中存储比所述预定数目小的位数。
17.根据权利要求12至16中任一项的方法，进一步包括：
在第一或第二存储区域部分中寻址存储器单元组以存储数据于其中；以及
将编程电压脉冲序列施加到被寻址的存储器单元组的每个存储器单元。
18.根据权利要求17的方法，其中所述被寻址的存储器单元组包括属于至少一行的存储器单元，该方法进一步包括：
在连续的时间内将每个编程电压脉冲施加到属于第一集合列的被寻址组的存储器单元和属于第二集合列的被寻址组的存储器单元。
19.根据权利要求18的方法，进一步包括：
在第一或第二存储区域部分中，以比第一数据传送速度低的第四数据传送速度、以比第一存储密度高的第四存储密度存储接收到的数据。
20.根据前述权利要求中任一项的方法，进一步包括：
通过使以所述第二存储密度并且以所述第二数据传送速度存储在第一存储区域部分中的数据以所述第三存储密度并且以所述第三数据传送速度存储在第二存储区域部分中，或反之亦然，来在所述存储区域内执行数据传送。
21.根据权利要求20同时依赖于权利要求19的方法，进一步包括：
通过以所述第四存储密度并且以所述第四数据传送速度将数据存储在第一存储区域部分中或第二存储区域部分中来执行数据压缩。
22.根据前述权利要求的方法，其中当该固态大容量存储器件没有忙于存储接收的数据时，执行所述数据传送和数据压缩。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101751981B (zh) * 2008-12-12 2014-04-30 苏州亮智科技有限公司 闪存存储装置中保护数据安全的方法
CN106297880A (zh) * 2015-05-26 2017-01-04 旺宏电子股份有限公司 存储器装置及其编程方法
CN109891506A (zh) * 2016-08-04 2019-06-14 英特尔公司 用于使用较低电压阈值进行耐久性友好编程的设备和方法
CN110956996A (zh) * 2018-09-26 2020-04-03 华邦电子股份有限公司 半导体装置
CN111177025A (zh) * 2019-12-30 2020-05-19 深圳云天励飞技术有限公司 数据存储方法、装置及终端设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7941286B2 (en) * 2006-01-31 2011-05-10 Asylum Research Corporation Variable density scanning
US20150026846A1 (en) 2013-07-16 2015-01-22 Oxford Instruments Afm Inc. Variable Density Scanning
KR101602316B1 (ko) * 2009-02-09 2016-03-22 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 처리 방법
US8380942B1 (en) * 2009-05-29 2013-02-19 Amazon Technologies, Inc. Managing data storage
US8954821B2 (en) 2009-12-29 2015-02-10 Microntechnology, Inc. Memory device having address and command selectable capabilities
US20120297116A1 (en) * 2011-05-16 2012-11-22 Anobit Technologies Sparse programming of analog memory cells
CN102347069B (zh) * 2011-05-26 2013-04-03 忆正存储技术（武汉）有限公司 多层式存储闪存阵列的编程方式及其切换控制方法
US20130339603A1 (en) * 2011-12-23 2013-12-19 Feng Zhu Method, apparatus and system for determining access to a memory array
US9747200B1 (en) * 2014-07-02 2017-08-29 Microsemi Solutions (U.S.), Inc. Memory system with high speed non-volatile memory backup using pre-aged flash memory devices
KR102388746B1 (ko) * 2015-11-11 2022-04-20 삼성전자주식회사 세이프 어드레스 매핑을 이용한 메모리 셀 액세스 제어 방법
US10636487B2 (en) * 2018-06-05 2020-04-28 Sandisk Technologies Llc Memory device with bit lines disconnected from NAND strings for fast programming

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5490260A (en) * 1990-12-14 1996-02-06 Ceram, Inc. Solid-state RAM data storage for virtual memory computer using fixed-sized swap pages with selective compressed/uncompressed data store according to each data size
US5761166A (en) * 1994-05-06 1998-06-02 Sedlmayr; Steven R. Method and system for simultaneous storage and/or retrieval (storval) of a plurality of data on a disk means
JP3967409B2 (ja) * 1996-12-26 2007-08-29 株式会社東芝 半導体集積回路装置
JP3489958B2 (ja) * 1997-03-19 2004-01-26 富士通株式会社 不揮発性半導体記憶装置
US5933365A (en) * 1997-06-19 1999-08-03 Energy Conversion Devices, Inc. Memory element with energy control mechanism
US5930167A (en) 1997-07-30 1999-07-27 Sandisk Corporation Multi-state non-volatile flash memory capable of being its own two state write cache
JP3629144B2 (ja) 1998-06-01 2005-03-16 株式会社東芝 不揮発性半導体記憶装置
US6145069A (en) * 1999-01-29 2000-11-07 Interactive Silicon, Inc. Parallel decompression and compression system and method for improving storage density and access speed for non-volatile memory and embedded memory devices
JP2001006374A (ja) 1999-06-17 2001-01-12 Hitachi Ltd 半導体記憶装置及びシステム
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US6717847B2 (en) * 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US7177977B2 (en) * 2004-03-19 2007-02-13 Sandisk Corporation Operating non-volatile memory without read disturb limitations
US20060117268A1 (en) * 2004-11-30 2006-06-01 Micheal Talley System and method for graphical element selection for region of interest compression
US20060294295A1 (en) * 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101751981B (zh) * 2008-12-12 2014-04-30 苏州亮智科技有限公司 闪存存储装置中保护数据安全的方法
CN106297880A (zh) * 2015-05-26 2017-01-04 旺宏电子股份有限公司 存储器装置及其编程方法
CN106297880B (zh) * 2015-05-26 2019-08-23 旺宏电子股份有限公司 存储器装置及其编程方法
CN109891506A (zh) * 2016-08-04 2019-06-14 英特尔公司 用于使用较低电压阈值进行耐久性友好编程的设备和方法
CN109891506B (zh) * 2016-08-04 2023-07-21 英特尔公司 用于使用较低电压阈值进行耐久性友好编程的设备和方法
CN110956996A (zh) * 2018-09-26 2020-04-03 华邦电子股份有限公司 半导体装置
CN110956996B (zh) * 2018-09-26 2022-02-08 华邦电子股份有限公司 半导体装置
CN111177025A (zh) * 2019-12-30 2020-05-19 深圳云天励飞技术有限公司 数据存储方法、装置及终端设备
CN111177025B (zh) * 2019-12-30 2022-05-17 深圳云天励飞技术股份有限公司 数据存储方法、装置及终端设备

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