CN101036146A - 用于通过预确定的部分块的组合构造具有不同功率的垂直的功率晶体管的方法 - Google Patents

用于通过预确定的部分块的组合构造具有不同功率的垂直的功率晶体管的方法 Download PDF

Info

Publication number
CN101036146A
CN101036146A CNA2005800338708A CN200580033870A CN101036146A CN 101036146 A CN101036146 A CN 101036146A CN A2005800338708 A CNA2005800338708 A CN A2005800338708A CN 200580033870 A CN200580033870 A CN 200580033870A CN 101036146 A CN101036146 A CN 101036146A
Authority
CN
China
Prior art keywords
layout
part piece
piece
vertical mos
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800338708A
Other languages
English (en)
Inventor
拉尔夫·莱纳
沃尔夫冈·米西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
X Fab Semiconductor Foundries GmbH
Alpha Microelectronics GmbH
Original Assignee
X Fab Semiconductor Foundries GmbH
Alpha Microelectronics GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by X Fab Semiconductor Foundries GmbH, Alpha Microelectronics GmbH filed Critical X Fab Semiconductor Foundries GmbH
Publication of CN101036146A publication Critical patent/CN101036146A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

用于设计一种具有特定的设计功率的垂直MOS功率晶体管的方法和系统。该方法包括将该垂直MOS功率晶体管的布局组合为分别具有已知的设计数据的一些至少部分地不同的布局部分块与至少一个第一布局部分块的组合，所述第一布局部分块具有预先给定数目的单个晶体管单元，并且借助这些已知的设计数据和所使用的布局部分块的数目来设定该特定的设计功率。

Description

用于通过预确定的部分块的组合构造具有不同功率的垂直的功率晶体管的方法
技术领域
本发明涉及一种用于结构上地构造具有可变的沟道宽度的垂直的功率晶体管(DMOS或IGBT)的方法，这些功率晶体管可以由设计者以各希望的沟道宽度并且由此以相应的转移电阻(Durchgangswiderstand)标识或者设计，并且它们可以借助电参数根据沟道宽度来描述。在此，不但可以涉及分立的而且也可以涉及集成的垂直晶体管。
背景技术
在功率电子装置中使用的垂直晶体管通常由多个并联的单个晶体管单元以及用于栅极的端子接触部构成，如例如在US-A 5,844,277中、在那里的图2A至D以及图5-7和在US-A 5,763,914中所描述的那样。这些单个晶体管单元具有一个共同的栅极、一个在硅片的背面上的共同的漏极端子、以及在硅中的分离的源端子或者槽端子，然而它们通过共同的金属电极同样被并联连接。单个晶体管单元的数目和大小对于晶体管面积、沟道宽度和转移电阻是确定的，如Baliga，Power SemiconductorDevices，1995，367页及其后所描述的那样。为了得到垂直DMOS晶体管的所希望的转移电阻，在现有技术中，整个晶体管必须设计具有相应的有源面积以及将晶体管向外封闭的边缘结构。为了从具有第一转移电阻的晶体管到具有改变的转移电阻的第二晶体管，这意味着，整个晶体管必须被重新设计。通常，垂直DMOS晶体管的所需要的电参数对于每个不同的晶体管被分离地测量和描述。
对于设计集成电路，公开了由单个的块组成电路的方法。这样，例如在US-A 6,769,007中，描述了一种由单个的块构成的集成电路的组合。同样，由单个的、特别是借助金属导轨连接的块构成的集成电路或者其中的部分的组合在US-A 6,651,236和US-A 6,591,408中被描述。
发明概要
本发明的任务在于，说明一种方法，借助该方法可以以简化的方式针对不同的转移电阻设计垂直的功率晶体管。
根据本发明的一个方面，该任务通过一种用于设计具有特定的设计功率(Entwurfsleistung)的垂直的MOS功率晶体管的方法解决，其中该方法包括：将该垂直MOS功率晶体管的布局(Layouts)组合为分别具有已知的设计数据的一些至少部分地不同的布局部分块与至少一个第一布局部分块的组合，所述第一布局部分块具有预先给定数目的单个晶体管单元，并且借助这些已知的设计数据和所使用的布局部分块的数目来设定该特定的设计功率。
由此，根据本发明，对于设计者可以减少用于设计具有确定的有源面积的垂直的功率晶体管的时间开销，并且可以减少用于测量和描述的开销。“预设计”可以供设计者使用，他可以以简单的方式方法快速地相应于他的要求来改造。此外，可以实现该器件的有效的参数描述。
基于根据本发明的方法，可以以简单的方式、即快速和廉价地构造具有不同的功率、即不同的面积或者具有不同的转移电阻的晶体管。通过所说明的设计数据，借助单个块的给定的参数中的单个的晶体管参数的合适的计算方法，可实现基于输出块的所设计的晶体管的简单的描述。
在另一种实施形式中，特定的设计功率通过第一部分块的数目来设定。由此，可以简单地计算和设定所希望的功率。
在另一种实施形式中，第一部分块的单个晶体管单元具有相同的配置，由此可以有效地构造按照标准的晶体管配置。
在另一种实施形式中，至少一些部分块包含边缘区域，这些区域可以被按段地被接合，以便在垂直MOS功率晶体管的布局中形成完整的边缘区域。由此，可以没有新的晶体管元件、例如匹配的边缘元件(Randkomponenten)的成型而实现设计。
在另一种实施形式中，带有相同边缘区域的部分块具有在相同的几何布置中的确定数目的始终相同的单个晶体管单元，由此又进一步改进了效率。
在另一种实施形式中，每个部分块都包括完整的边缘区域的确定的区段。由此，可以在非常少的步骤中设计完整的晶体管结构，因为边缘区域已经被集成到单个的部分块中。
在另一种实施形式中，使用第二部分块，它具有至少一个栅端子。
在另一种实施形式中，第二部分块具有确定数目的相同的单个晶体管单元。
在另一种实施形式中，第二部分块包含完整的边缘区域的区段。
在另一种实施形式中，设置了第三部分块，其至少在设计特性上与第一和第二部分块相区别。通过这种方式，可以以仅仅三种不同的部分块设计具有不同功率的多种晶体管结构。
在另一种实施形式中，第一、第二和第三部分块具有对完整的边缘区域进行补充的边缘区域区段。
在另一种实施形式中，该方法此外还包括：通过将至少第一、第二和第三部分块组合为不同大小的总面积的器件单元，设计具有第二、其它特定的设计功率的至少一个第二垂直的功率晶体管，其中在垂直MOS功率晶体管和第二垂直MOS功率晶体管之间的功率分级(Leistungsabstufung)通过形成器件面积中部的部分块的大小得出。即，不同的晶体管类型可以在需要时以预先给定的功率分级快速地被设计，其中无需用于新的布局对象的成形的步骤。
在另一种实施形式中，每个部分块都是标准化的部分块，由此使得这些部分块可以以任意方式被组合。
在另一种实施形式中，每个部分块都具有相应的被确定到一个分划栅(Teilungsraster)上的布局。由此，可以在给定的平台上进行有效的排列，其中由于部分块的确定的布局，所以总体特性可以良好地概观并且可以简单地计算。
在另一种实施形式中，设置了至少一种部分块，它们不具有单个晶体管单元。通过这种方式，可以进一步提高本方法的灵活性。
在另一种实施形式中，所述至少一种没有单个晶体管单元的部分块包括带边缘区域的部分块。
在另一种实施形式中，设置了至少一个部分块，其没有边缘区域。
在另一种实施形式中，设置了至少一个部分块，其包含键合焊盘布局。
在另一种实施形式中，设置了至少一个部分块，其包含漏和/或源端子布局。
在另一种实施形式中，所述方法此外包括：借助已知的设计数据，通过划分垂直MOS功率晶体管的一个完整的布局，来产生至少一些不同的布局部分块。通过这种方式，可以以非常灵活的方式建立所需要的程序对象，并且用于进一步的晶体管设计，其中然后初始布局的结构上的特点被引入新的设计工作中。
在另一种实施形式中，所述划分包含：产生多个不同类型的部分块，其中每个类型的部分块具有相同的配置和相同的设计数据，并且由完整布局的已知的设计数据计算每个类型的设计数据，以获得对于被确定到分划栅上的布局的标准化的部分块。
在另外的一个方面，该任务通过用于产生用于设计垂直MOS功率晶体管的标准化布局部分块的方法解决，这些垂直MOS功率晶体管是为不同的功率而设计的。该方法包含以下步骤：通过划分具有已知的设计数据的、带有垂直MOS功率晶体管的多个单个晶体管单元的完整的布局，产生至少一些不同的布局部分块，生成多个不同类型的部分块，其中每种类型的部分块具有相同的配置和相同的设计数据，并且由完整布局的已知的设计数据计算每个类型的设计数据，以获得对于被确定到分划栅上的布局的标准化的部分块。
由此，可以有效地并且具有高度灵活性地制造相应的设计辅助装置。
在另外一个方面中，该任务通过一种用于设计垂直MOS功率晶体管的系统解决，这些垂直MOS功率晶体管是为不同的功率而设计的，该系统具有一个计算机辅助的平台，用于根据一个所选择的分划栅由预先给定的布局部分块产生一个布局，其中该布局确定了这些垂直MOS功率晶体管的结构上的构造，具有两个或者多个不同的分别具有不同的功能和相应的设计数据的部分块，其中设置了具有确定数目的相同的单个晶体管单元的至少一个第一布局部分块并且设置了这样的部分块，它们可以以与所述第一部分块结合的方式结合成一个完整的垂直MOS功率晶体管的一个布局，并且其中这些垂直MOS功率晶体管的布局的功率通过这些第一布局部分块的数目来确定。
另外的有利的实施形式可以从权利要求以及随后的详细描述中得出。
本发明现在借助实施例参照示意性附图来阐述。其中：
图1以俯视图示出了具有第一面积的垂直的功率晶体管，
图2示出了具有比在图1中小的第二面积的垂直的功率晶体管，
图3示出了划分为单个块的垂直的功率晶体管，
图4示出了具有在图1中示出的第一面积的、由单个块组成的垂直的功率晶体管，
图5示出了具有在图2中示出的第二面积的、由单个块组成的垂直的功率晶体管，
图6示出了具有被划分的边缘结构的、被划分为单个块的垂直的功率晶体管，以及
图7示出了带有包含键合焊盘开口的块的、被划分为单个块的垂直的功率晶体管。
在图1中示出了晶体管1，即布局，其对应于确定的垂直的功率晶体管，并且该布局根据图3被分拆为不同的部分块：一个第一端块5，其例如也包含栅端子3，一个第二端块6，以及一个中间块7。这些部分块的每个都包含某个数目的单个晶体管单元2以及一个边缘结构9的相应的部分块，该边缘结构如在图1中所示。
在图4中示出了一个晶体管8，即其布局，其与晶体管1的布局在面积上相同，其中在该例子中该晶体管8现在由第一端块5、第二端块6和两个中间块7构造。所组成的晶体管的参数现在可以由单个块的已知的参数计算。
晶体管8的面积由两个端块5和6的面积以及中间块7的两倍面积组成。通过插入另外的中间块7，晶体管的面积几乎可以被任意地扩大。具有数目x的中间块的被组合的晶体管的面积可以通过
A晶体管＝A端块5+A端块6+x*A中间块7来描述。
同样地，可以求得组合的晶体管8的电容。由针对电容器的并联电路的已知的公式推导，可以通过下式来描述组合的晶体管的电容：
C晶体管＝C端块5+C端块6+x*C中间块7
由针对电阻的并联电路的已知的公式推导，可以通过下式来描述由一个端块5、一个端块6和数目x的中间块组成的晶体管的电阻：
1/R晶体管＝1/R端块5+1/R端块6+x*1/R中间块7
中间块7的大小在该实施例中确定了可能的面积分级的步长，即以大的中间块7可以产生面积的粗的分级。而以小的中间块7可以产生相对较细的分级。在此，单个晶体管单元的大小确定了中间块7的最小可能大小。
如果应该设计一个晶体管，该晶体管例如相应于晶体管4，即图2中的布局，则这可以通过两个端块5和6的接合而实现。当设定了预先给定种类的中间块7时，则这也给出了具有最小可能面积的晶体管。也可以使用其它的中间块，以由此提高设计灵活性。
图6示出了用于使用或者产生不同类型的布局部分块的另外的可能性或者实施例，这些布局部分块在设计时可以用作初始对象，以建立所希望的晶体管结构作为布局。例如，边缘结构同样可以被划分为单个块。由此，被分开的晶体管由一个端块11(其例如包含一个栅端子3)、一个中间块12(其包含确定数目的单个晶体管单元2)、边缘结构13的部分块(其以被旋转的或者被反射的形状13a形成角)以及一个直的边缘块14构成。
图7示出了一个被分开的晶体管15、即其布局的一块，该布局包含另外的结构。在所举出的例子中，涉及键合焊盘开口16，如其在分立的功率晶体管中所使用的那样。在其它的实施例中也可以涉及其它的结构，例如集成的功率晶体管的漏-或者源端子。
在附图中所示出的部分块由此代表了有效的设计辅助装置，它们可以在计算机辅助的平台上(未被示出)相应于前面示出的原理地被生成和/或被排列，以建立具有不同功率的多种不同晶体管设计。
一种有利的实施形式包含一种用于结构上地构造垂直MOS功率晶体管的方法，该晶体管为不同的功率而设计。该方法包括，这些垂直MOS功率晶体管作为不同的标准化的部分块的组合被组合为一个总器件构造，在其中这些被标准化的部分块的每个都对应于特定的功能，并且具有相应的被确定到分划栅上的布局，并且包含已知的数据，其中一个部分块、譬如部分块7，包含在相同的几何布置中的确定数目的始终相同的单个晶体管单元连同标准化的边缘区域9的确定的区段，一个另外的部分块、譬如部分块5，包含确定数目的相同的晶体管单元连同栅端子3和边缘区域9的另外的区段，以及一个另外的部分块、譬如部分块6，包含确定数目的相同的晶体管单元连同边缘区域的另外的确定的区段，并且这些部分块被组合为不同大小的总面积的器件单元，其中功率分级通过形成器件面积的中部的部分块的大小得出。
一种另外的有利的实施形式包括一种用于结构上地构造垂直MOS功率晶体管的方法，这些MOS功率晶体管为不同的功率而设计。其中该方法包含，这些垂直MOS功率晶体管作为不同的标准化的部分块的组合被组合为总的器件构造，在其中这些被标准化的部分块的每个都相应于特定的功能，并且具有相应的被确定到分划栅上的布局，并且包含已知的数据，其中第一部分块、譬如部分块12包含在相同的几何布置中的确定数目的始终相同的单个晶体管单元2；第二部分块、譬如部分块11包含确定数目的相同的晶体管单元连同栅端子3；第三部分块、譬如部分块15具有开口的键合焊盘；并且存在另外的部分块，它们形成边缘区域的确定的区段、譬如区域13、13a、14，并且这些部分块被结合为不同大小的总面积的器件单元，其中功率分级通过形成器件面积的中部的部分块、譬如部分块12的大小得出。
在另一种实施形式中，器件不包含第三部分块、譬如部分块15。
在另一种实施形式中，第三部分块也可以设置有另外的功能元件作为键合焊盘。

Claims (32)

1.用于设计一种具有特定的设计功率的垂直MOS功率晶体管的方法，包括：
将该垂直MOS功率晶体管的布局组合为分别具有已知的设计数据的一些至少部分地不同的布局部分块(5，6，7，11，12，13，13a，14，15)与至少一个第一布局部分块(5，6，7，11，12)的组合，所述第一布局部分块具有预先给定数目的单个晶体管单元(2)，并且
借助这些已知的设计数据和所使用的布局部分块的数目来设定该特定的设计功率。
2.根据权利要求1的方法，其特征在于，该特定的设计功率通过所述第一部分块(7)的数目来设定。
3.根据权利要求2的方法，其特征在于，所述第一部分块(7)的单个晶体管单元(2)具有相同的配置。
4.根据权利要求1至3之一的方法，其特征在于，所述部分块(5，6，7，13，13a，14)的至少一些包含边缘区域，这些边缘区域可以按段地被接合，以便在该垂直MOS功率晶体管的布局中形成一个完整的边缘区域。
5.根据权利要求1至4之一的方法，其特征在于，多个带有相同边缘区域的部分块具有在相同的几何布置中的确定数目的、始终相同的单个晶体管单元。
6.根据权利要求4的方法，其特征在于，所述部分块的每个都包括该完整的边缘区域(9)的一个确定的段。
7.根据权利要求1至7之一的方法，其特征在于，使用一个第二部分块(5)，该第二部分块具有至少一个栅端子(3)。
8.根据权利要求7的方法，其特征在于，该第二部分块具有确定数目的相同的单个晶体管单元。
9.根据权利要求7或8的方法，其特征在于，该第二部分块包含该完整的边缘区域(9)的一个区段。
10.根据权利要求7至9之一的方法，其特征在于，设置了一个第三部分块(6)，它至少在设计特性上与所述第一和第二部分块相区别。
11.根据权利要求10的方法，其特征在于，所述第一、第二和第三部分块具有对该完整的边缘区域(9)进行补充的边缘区域区段。
12.根据权利要求11的方法，其特征在于，所述方法还包括：通过将至少所述第一、第二和第三部分块组合为不同大小的总面积的器件单元，设计具有一个第二、其它特定的设计功率的至少一个第二垂直的功率晶体管，其中在该垂直MOS功率晶体管和该第二垂直MOS功率晶体管之间的功率分级通过一个形成该器件面积的中部的部分块(7)的大小得出。
13.根据权利要求1至12之一的方法，其特征在于，每个部分块都是标准化的部分块。
14.根据权利要求1至13之一的方法，其特征在于，每个部分块都具有相应的被确定到一个分划栅上的布局。
15.根据权利要求1至14之一的方法，其特征在于，设置了至少一种部分块(13，13a，14)，它们不具有单个晶体管单元。
16.根据权利要求15的方法，其特征在于，所述至少一种没有单个晶体管单元的部分块包含带边缘区域的部分块。
17.根据权利要求1至16之一的方法，其特征在于，设置了至少一个部分块(12，15)，它不具有边缘区域。
18.根据权利要求1至17之一的方法，其特征在于，设置了至少一个部分块，它包含一个键合焊盘布局。
19.根据权利要求1至18之一的方法，其特征在于，设置了至少一个部分块，它包括一个漏和/或源端子布局。
20.根据权利要求1至19之一的方法，该方法还包括：借助已知的设计数据，通过划分一个垂直MOS功率晶体管的一个完整的布局，产生至少一些不同的布局部分块。
21.根据权利要求20的方法，其特征在于，所述划分包括：产生多个不同类型的部分块，其中每个类型的部分块具有相同的配置和相同的设计数据，并且由该完整布局的这些已知的设计数据计算每个类型的设计数据，以便获得对于被确定到一个分划栅上的布局的标准化的部分块。
22.用于产生用于设计垂直MOS功率晶体管的标准化布局部分块的方法，这些垂直MOS功率晶体管是为不同的功率而设计的，所述方法具有以下步骤：
通过划分具有已知的设计数据的、带有垂直MOS功率晶体管的多个单个晶体管单元的一个完整的布局，产生至少一些不同的布局部分块；
产生多个不同类型的部分块，其中每个类型的部分块具有相同的配置和相同的设计数据；
由该完整布局的这些已知的设计数据计算每个类型的设计数据，以便获得对于被确定到一个分划栅上的布局的标准化部分块。
23.根据权利要求22的方法，其特征在于，这些单个晶体管单元(2)具有相同的配置。
24.根据权利要求22或23的方法，其特征在于，所述部分块(5，6，7，13，13a，14)的至少一些包含边缘区域，这些边缘区域可以按段地被接合，以便在该垂直MOS功率晶体管的布局中形成一个完整的边缘区域。
25.根据权利要求24的方法，其特征在于，带有相同边缘区域的部分块具有在相同的几何布置中的确定数目的相同的单个晶体管单元。
26.根据权利要求22至25之一的方法，其特征在于，产生部分块(5)中的一种，它具有至少一个栅端子(3)。
27.根据权利要求22至26之一的方法，其特征在于，产生至少一种部分块(13，13a，14)，它们不具有单个晶体管单元。
28.根据权利要求27的方法，其特征在于，所述至少一种没有单个晶体管单元的部分块包含具有边缘区域的部分块。
29.根据权利要求22至28之一的方法，其特征在于，产生至少一种部分块(12，15)，它们不具有边缘区域。
30.根据权利要求22至29之一的方法，其特征在于，设置了至少一个部分块，它包括一个键合焊盘布局。
31.根据权利要求22至30之一的方法，其特征在于，设置了至少一个部分块，它包括一个漏和/或源端子布局。
32.用于设计垂直MOS功率晶体管的系统，这些垂直MOS功率晶体管是为不同的功率而设计的，该系统
具有一个计算机辅助的平台，用于根据一个所选择的分划栅由预先给定的布局部分块产生一个布局，其中该布局确定了这些垂直MOS功率晶体管的结构上的构造，
具有两个或者多个不同的分别具有不同的功能和相应的设计数据的部分块，其中设置了具有确定数目的相同的单个晶体管单元的至少一个第一布局部分块并且设置了这样的部分块，它们可以以与所述第一部分块结合的方式结合成一个完整的垂直MOS功率晶体管的一个布局，并且其中这些垂直MOS功率晶体管的布局的功率通过这些第一布局部分块的数目来确定。
CNA2005800338708A 2004-10-05 2005-10-05 用于通过预确定的部分块的组合构造具有不同功率的垂直的功率晶体管的方法 Pending CN101036146A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004048278.0 2004-10-05
DE102004048278A DE102004048278B3 (de) 2004-10-05 2004-10-05 Simulations- und/oder Layoutverfahren für Leistungstransistoren, die für unterschiedliche Leistungen ausgelegt sind

Publications (1)

Publication Number Publication Date
CN101036146A true CN101036146A (zh) 2007-09-12

Family

ID=36127383

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800338708A Pending CN101036146A (zh) 2004-10-05 2005-10-05 用于通过预确定的部分块的组合构造具有不同功率的垂直的功率晶体管的方法

Country Status (7)

Country Link
US (2) US8190415B2 (zh)
EP (2) EP2381375A1 (zh)
JP (1) JP2008516431A (zh)
CN (1) CN101036146A (zh)
CA (1) CA2587426A1 (zh)
DE (2) DE102004048278B3 (zh)
WO (1) WO2006037313A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103870682A (zh) * 2014-02-28 2014-06-18 湖州师范学院 一种局部分块的一类支持向量数据描述方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005051417A1 (de) 2005-10-27 2007-05-03 X-Fab Semiconductor Foundries Ag Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität
US7444198B2 (en) * 2006-12-15 2008-10-28 Applied Materials, Inc. Determining physical property of substrate
US7952708B2 (en) * 2007-04-02 2011-05-31 Applied Materials, Inc. High throughput measurement system
US8639377B2 (en) * 2008-11-07 2014-01-28 Applied Materials, Inc. Metrology for GST film thickness and phase
US8989890B2 (en) * 2008-11-07 2015-03-24 Applied Materials, Inc. GST film thickness monitoring
US8196086B2 (en) * 2010-07-21 2012-06-05 Lsi Corporation Granular channel width for power optimization
US9056383B2 (en) 2013-02-26 2015-06-16 Applied Materials, Inc. Path for probe of spectrographic metrology system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2500807B2 (ja) * 1988-03-04 1996-05-29 日産自動車株式会社 縦型パワ―ｍｏｓトランジスタ
US5140388A (en) * 1991-03-22 1992-08-18 Hewlett-Packard Company Vertical metal-oxide semiconductor devices
US5686750A (en) 1991-09-27 1997-11-11 Koshiba & Partners Power semiconductor device having improved reverse recovery voltage
JP3299842B2 (ja) * 1994-05-19 2002-07-08 富士通株式会社 半導体集積回路の配置配線方法および装置
US5844277A (en) * 1996-02-20 1998-12-01 Magepower Semiconductor Corp. Power MOSFETs and cell topology
US6462976B1 (en) * 1997-02-21 2002-10-08 University Of Arkansas Conversion of electrical energy from one form to another, and its management through multichip module structures
US5763914A (en) * 1997-07-16 1998-06-09 Megamos Corporation Cell topology for power transistors with increased packing density
US6492663B1 (en) * 1999-05-20 2002-12-10 Richard A. Blanchard Universal source geometry for MOS-gated power devices
JP3332020B2 (ja) * 1999-09-30 2002-10-07 日本電気株式会社 半導体集積回路の配線レイアウトシステムおよびクロック配線の設計方法
US6651236B2 (en) * 2000-09-13 2003-11-18 Ricoh Company, Ltd. Semiconductor integrated circuit device, and method of placement and routing for such device
US6769007B2 (en) * 2001-04-05 2004-07-27 Sun Microsystems, Inc. Adder circuit with a regular structure
US6861337B2 (en) * 2002-05-10 2005-03-01 General Semiconductor, Inc. Method for using a surface geometry for a MOS-gated device in the manufacture of dice having different sizes
TWI268549B (en) * 2002-05-10 2006-12-11 General Semiconductor Inc A surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes and method for using same
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
JP3742400B2 (ja) * 2003-04-23 2006-02-01 株式会社東芝 半導体装置及びその製造方法
WO2005024910A2 (en) * 2003-09-09 2005-03-17 Robert Eisenstadt Apparatus and method for integrated circuit power management

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103870682A (zh) * 2014-02-28 2014-06-18 湖州师范学院 一种局部分块的一类支持向量数据描述方法
CN103870682B (zh) * 2014-02-28 2017-04-19 湖州师范学院 一种局部分块的一类支持向量数据描述方法

Also Published As

Publication number Publication date
WO2006037313A3 (de) 2006-10-26
WO2006037313A2 (de) 2006-04-13
US20120232855A1 (en) 2012-09-13
DE112005002500A5 (de) 2007-07-12
US20080243443A1 (en) 2008-10-02
EP1797514A2 (de) 2007-06-20
US8793116B2 (en) 2014-07-29
EP2381375A1 (de) 2011-10-26
US8190415B2 (en) 2012-05-29
JP2008516431A (ja) 2008-05-15
CA2587426A1 (en) 2006-04-13
DE102004048278B3 (de) 2006-06-01

Similar Documents

Publication Publication Date Title
CN101036146A (zh) 用于通过预确定的部分块的组合构造具有不同功率的垂直的功率晶体管的方法
US10242985B2 (en) Semiconductor device comprising a standard cell and a non-active transistor
US7530039B2 (en) Methods and apparatus for simulating distributed effects
US10411135B2 (en) Substrates and transistors with 2D material channels on 3D geometries
US7592676B2 (en) Semiconductor device with a transistor having different source and drain lengths
US20130042216A1 (en) Row Based Analog Standard Cell Layout Design and Methodology
US6701509B2 (en) Integrated circuit power and ground routing
US7287237B2 (en) Aligned logic cell grid and interconnect routing architecture
CN1293636C (zh) 多路复用器单元的布局结构
US9293456B2 (en) Semiconductor apparatus
US7589361B2 (en) Standard cells, LSI with the standard cells and layout design method for the standard cells
CN112908989B (zh) 半导体布局结构及其设计方法
US6941535B2 (en) Design system of semiconductor integrated circuit element, program, program product, design method of semiconductor integrated circuit element, and semiconductor integrated circuit element
CN1052815C (zh) 薄膜半导体集成电路
DE102014104497A1 (de) Halbleitergehäuse mit mehreren Ebenen
US7013445B1 (en) Post processor for optimizing manhattan integrated circuits placements into non manhattan placements
US20030122123A1 (en) Method and apparatus for determining parasitic capacitances in an integrated circuit
CN112541320A (zh) 一种功率器件版图中金属连线的设计方法
CN109684754B (zh) 一种异形版图中基于轨道的斜端口布线方法
US6912704B1 (en) Method and system for floor planning non Manhattan semiconductor integrated circuits
US7089519B1 (en) Method and system for performing placement on non Manhattan semiconductor integrated circuits
Makki Differential Mode and Common Mode Modeling of Pulse Transformers for Gate-Driver Applications
US20090158227A1 (en) Method and system for calculating high frequency limit capacitance and inductance for coplanar on-chip structure
CN108280317B (zh) 显示驱动集成电路结构及制作方法
CN1303669C (zh) 在集成电路的设计中使用的供电路径的结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication