CN101006568A - 形成纳米团簇电荷存储器件的方法 - Google Patents

Abstract

在一个实施例中，提供了一种形成纳米团簇电荷存储器件的方法。半导体器件(10)的第一区域(26和30)被确认用于安置一个或多个非电荷存储器件。半导体器件的第二区域(28)被确认用于安置一个或多个电荷存储器件。在半导体器件的第一区域(26和30)中形成将用作一个或多个非电荷存储器件的栅绝缘体的栅氧化物(22)，并且随后在半导体器件的第二区域(28)中形成纳米团簇电荷存储层。

Description

形成纳米团簇电荷存储器件的方法

技术领域

本发明涉及半导体器件，并且更具体地，涉及具有纳米团簇的该器件。

背景技术

诸如存储器的某些器件(例如，非易失存储器)利用被称为纳米团簇(例如，硅、铝、金或锗)的离散电荷存储元件，用于在晶体管的电荷存储位置存储电荷。在某些示例中，纳米团簇位于两个介电层，即底部电介质和控制电介质之间。该晶体管的示例包括薄膜存储晶体管。存储器典型地包括该晶体管的阵列。纳米团簇类型的示例包括掺杂和未掺杂半导体纳米团簇，诸如硅纳米团簇、锗纳米团簇及其合金。纳米团簇类型的其他示例包括多种传导结构，诸如金属纳米团簇(例如，金纳米团簇和铝纳米团簇)，和金属合金纳米团簇。在某些示例中，纳米团簇在尺寸上为10～100埃。

具有利用纳米团簇的电荷存储晶体管的某些存储器是在集成电路上实现的，该集成电路还包括用于对电荷存储晶体管的电荷存储位置充电和放电的电路中的高电压晶体管。电荷存储位置的充电或放电用于存储信息的一个或多个比特，并且可被称为编程或擦除。这些高电压晶体管典型地包括相对厚的栅氧化物。用于生长栅氧化物的氧化工艺可以穿透电荷存储晶体管的控制电介质，由此不利地使纳米团簇氧化，并且不利地增加了底部电介质的厚度。因此，需要一种用于制造具有纳米团簇的器件的改进的方法。

附图说明

通过参考附图，可以更好地理解本发明，并且可以使其许多目的、特征和优点对于本领域的技术人员是显而易见的。附图中的图1～14说明了根据本发明的实施例在制造集成电路的不同阶段过程中，半导体器件的一连串的部分侧视图。不同附图中的相同的参考符号的使用表示相似或相同的事物。技术人员应当认识到，附图中的元件被说明用于简化和清楚的目的，并且没有必要依比例绘制。例如，图中的某些元件的尺寸可以相对于其他元件放大，以协助改善对本发明的实施例的理解。

附图详述

下面的讨论目的在于提供对本发明的至少一个示例的详细描述，并且不应被视为对本发明自身的限制。相反地，许多变化方案涵盖于由所附权利要求适当限定的本发明的范围内。

图1～14示出了根据本发明的第一实施例、在制造包括纳米团簇的存储器的阶段过程中，半导体晶片的部分侧视图。如后面所将描述的，当前公开的实施例在形成用于存储器器件的纳米团簇之前形成了高电压晶体管的相对厚的栅氧化物。这样，在高电压晶体管栅氧化物的形成过程中，对纳米团簇没有影响。该技术可以防止纳米团簇的氧化，同时保持下面的隧道电介质的厚度。

图1示出了根据本发明的一个实施例的半导体器件10。半导体器件10可以是集成电路管芯的一部分。半导体器件10包括基板12，其是当前说明的制造阶段中的整个晶片的一部分。基板12可以是任何类型的半导体基板，诸如例如，硅基板、锗硅基板、锗基板、砷化镓基板等。半导体器件10还包括多种掺杂剂阱14、18和20，其形成了半导体器件10的功能电路的一部分。基板还包括多种预先形成的浅槽隔离结构(未示出)，用于分隔不同的器件，并且用于横向分隔此处讨论的阱。半导体器件10可以包括多种不同的器件区域，诸如其中可以形成高电压晶体管的高电压区域26、其中可以形成存储器晶体管(诸如例如，非易失存储器(NVM)晶体管)的存储器区域28、和其中可以形成输入/输出(I/O)晶体管(其可用于执行I/O功能)和/或逻辑晶体管(其可用于执行逻辑功能)的I/O/逻辑区域30。应当注意，在可替换的实施例中，器件10可以包括任何数目和类型的器件区域，其中不同区域中的器件可以包括不同的电气属性。

在所说明的实施例中，掺杂剂阱14处于高电压区域26中，掺杂剂阱18处于存储器区域28中，并且掺杂剂阱20处于I/O/逻辑区域30中。应当注意，掺杂剂阱14、18和20可以采用多种形式。在一个实施例中，阱18形成存储器阵列的存储单元电路的一部分，例如，非易失存储器(NVM)阵列，并且阱14和20形成包括多种类型的外围器件(诸如高电压、I/O、和/或逻辑器件)的外围电路的一部分。在所说明的实施例中，阱18是p阱，其中将驻留存储单元阵列。尽管在某些情况中，外围器件仅包括高电压(HV)器件(例如，单元充电/放电器件)，但是在此处讨论的实施例中，外围器件包括存储器阵列外部的多种器件，并且可以包括HV器件、集成电路管芯输入/输出(I/O)器件和低电压(LV)器件(例如，逻辑器件)。在所说明的实施例中，外围器件可以驻留在区域26和/或区域30中。因此，在一个实施例中，区域28用于形成电荷存储器件，并且区域26和30用于形成非电荷存储器件。高电压区域26中的阱14可以形成用于编程和擦除存储器阵列的单元的电路(例如，高电压晶体管)的一部分。在所说明的实施例中，阱14是n阱。半导体器件10可以可替换地或者额外地包括深n型隔离阱中的HV p阱。在所说明的实施例中，阱20形成了半导体器件10的I/O/逻辑电路的一部分。所说明的阱20是n阱。半导体器件可以可替换地或者额外地包括深n型隔离阱中的p阱。在一个实施例中，阱20是双栅氧化物(DGO)阱。

半导体器件10还包括位于区域26和28中的基板12上面的HV晶体管栅氧化物层22，以及位于区域30中的基板12上面的I/O晶体管栅氧化物层24。氧化物层22将用于形成关于区域26中的高电压晶体管的栅层叠，并且氧化物层24将用于形成关于区域30中的I/O和/或逻辑器件的栅层叠。在一个实施例中，HV晶体管栅氧化物层22是二氧化硅层。可替换地，其他的电介质可用于氧化物层22，诸如氧氮化硅、氧化铪、氧化铝、氧化镧或者硅化镧。氧化物层22可以例如，通过生长氧化物(在氧气或蒸汽环境中)或者通过化学气相淀积(CVD)，形成在基板12上。在一个实施例中，氧化物层12具有至少5纳米的厚度，但是在其他的实施例中可以具有其他的厚度。(应当注意，在一个实施例中，氧化物层22还可以被称为栅介电层22。)在一个实施例中，I/O晶体管栅氧化物层24是二氧化硅层。可替换地，其他的电介质可用于氧化物层24，诸如氧氮化硅、氧化铪、氧化铝、氧化镧或者硅化镧。在一个实施例中，在形成氧化物层22之后，可以使用构图掩蔽层移除氧化物层22在区域30中的部分，由此氧化物层24可以例如，通过生长氧化物(在氧气或蒸汽环境中)或者通过CVD，形成在区域30中。(应当注意，在一个实施例中，氧化物层24还可以被称为栅介电层或栅绝缘体。)在所说明的实施例中，氧化物层24比氧化物层22薄，并且可以具有例如，至少2.5纳米的厚度，但是在其他的实施例中可以具有其他的厚度。在另一实施例中，氧化物层22可以替换氧化物层24在区域30中使用。

应当注意，传统的技术可用于形成掺杂剂阱14、18和20。而且，在一个实施例中，掺杂剂阱14和20可以在形成氧化物层22和24之前形成，而掺杂剂阱18可以在形成氧化物层22和24之后形成(其中通过氧化物层22和24执行关于掺杂剂阱18的注入)。可替换地，所有掺杂剂阱14、18和20可以在形成氧化物层22和24之前或之后形成。还应当注意，在可替换的实施例中，任何数目的阱可以存在于每个区域26、28和30中。

参考图2，第一栅电极层32(还被称为栅极层)在氧化物层22和氧化物层24上形成。在一个实施例中，第一栅电极层32提供用于HV区域26和I/O逻辑区域30中的晶体管的底部栅电极层。在一个实施例中，第一栅电极层32包括多晶硅(还被称为多晶体硅)。在可替换的实施例中，第一栅电极层32可以包括其他的具有与掺杂的多晶硅的功函数相似的功函数的材料。可替换地，第一栅电极层32可以是金属。在一个实施例中，第一栅电极层32可以通过CVD形成，并且可以具有至少30纳米的厚度。仍然参考图2，在形成第一栅电极层32之后，在第一栅电极层32上形成抗氧化层34。在一个实施例中，抗氧化层34包括氮化物。可替换地，抗氧化层34可以包括富硅氮化物。在其他的实施例中，抗氧化层34因此可由在后继的氧化过程中保护下面的层的任何材料形成。在一个实施例中，抗氧化层34还提供刻蚀停止层，用于在后继的刻蚀过程中使用，其将在下文中描述。因此，抗氧化层34还可被称为刻蚀停止层或者抗氧化/刻蚀停止层。在另一实施例中，多个层可用于替换层34。在一个实施例中，抗氧化层34可以通过CVD形成，并且可以具有至少15纳米的厚度。

在一个实施例中，第一栅电极层32可以在形成抗氧化层34之前或之后掺杂。例如，在一个实施例中，在每个区域26、28和30中可以不同地掺杂第一栅电极层32。例如，在一个实施例中，第一栅电极层32被掺杂为，其导致每个区域26和30中的p型材料和n型材料，同时在区域28中保持未掺杂。应当注意，传统的掩蔽和掺杂技术可用于掺杂第一栅电极层32。在一个实施例中，第一栅电极层32的掺杂可用于获得关于在每个区域中形成的晶体管的适当的功函数和阈值。可替换地，可以在任何区域中执行其他的掺杂或者不执行掺杂。

参考图3，在抗氧化层34上形成构图掩蔽层36，其定义了存储器区域28中的开口，由此存储器区域28中的基板12可被暴露。在一个实施例中，构图掩蔽层36包括光刻胶。参考图4，移除通过构图掩蔽层36暴露的部分抗氧化层34，并且随后，移除通过构图掩蔽层36暴露的部分第一栅电极层32。在一个实施例，使用相同的刻蚀工艺移除部分抗氧化层34和第一栅电极层32。可替换地，不同的刻蚀化学性质可用于移除每个抗氧化层34和第一栅电极层32。在一个实施例中，使用干法刻蚀移除抗氧化层34和第一栅电极层32。

参考图5，移除通过构图掩蔽层36暴露的部分氧化物层22。在一个实施例中，使用湿法刻蚀移除部分氧化物层22。在湿法刻蚀之后，移除构图掩蔽层36。也可以使用湿法刻蚀移除构图掩蔽层36。

参考图6，在存储器区域28中的基板12的暴露部分上形成隧道介电层38。在一个实施例中，隧道介电层38是氧化物。在可替换的实施例中，其他的电介质可用于隧道介电层38，诸如氧氮化硅、氧化铪、氧化铝、氧化镧或者硅化镧。在一个实施例中，可以使用例如，氧化(例如，在氧气或蒸汽环境中)、CVD、分子CVD、原子层淀积(ALD)或者物理气相淀积(PVD)形成隧道介电层38。在所说明的实施例中，通过在基板12上生长氧化物形成隧道介电层38。因此，在该实施例中，隧道介电层38未在抗氧化层34上形成。还应当注意，抗氧化层34保护第一栅电极层32，防止在隧道介电层38的形成过程中氧化。然而，在淀积隧道介电层38的可替换的实施例中，隧道介电层38将在区域26和30中的抗氧化层34上和区域28中的基板12上形成。

仍然参考图6，在抗氧化层34和隧道介电层38上，通过例如，CVD技术、气胶淀积技术、涂层上旋涂技术、或者诸如使薄膜退火以形成纳米团簇的自组装技术，形成纳米团簇层40(例如，硅、铝、金、锗、或锗硅合金、或者其他类型的传导材料或者掺杂或未掺杂的半传导材料)。在一个实施例中，纳米团簇40是硅纳米团簇。在非易失存储器中利用纳米团簇的一个实施例中，纳米团簇具有尺寸为5～7纳米的1×10¹²cm²的面密度。在某些实施例中，纳米团簇在尺寸上为1～10纳米。然而，在其他的实施例中，纳米团簇可以具有其他的尺寸和/或其他的密度。在一个实施例中，纳米团簇40分隔的平均距离通常等于团簇的平均尺寸。在一个该实施例中，平均距离大于4纳米。尽管纳米团簇40被示出为具有均匀的尺寸和分布，但是在实际实践中，纳米团簇24将具有不均匀的尺寸和不均匀的分布。纳米团簇40将被利用用于实现半导体器件10的非易失存储器的晶体管(参考图14)中的电荷存储位置。应当注意，纳米团簇40还可被称为纳米团簇电荷存储层40。

参考图7，在形成纳米团簇40之后，在纳米团簇40上面形成介电材料层(例如，通过化学气相淀积)，以形成控制介电层42。在一个实施例中，控制介电层42是淀积在纳米团簇上的二氧化硅层，因此围绕纳米团簇。可替换地，可以使用其他的电介质，诸如氧氮化硅、氧化铪、氧化铝、氧化镧或者硅化镧，用于层42。在另一实施例中，二氧化硅、氮化硅和二氧化硅的氧化物-氮化物-氧化物(ONO)层叠可用于层42。在可替换的实施例中，其他的材料或材料层叠可用于形成控制介电层42。在一个实施例中，控制介电层42具有约5～10纳米的厚度，但是在其他的实施例中可以具有其他的厚度。

在可替换的实施例中，应当注意，可以通过多种不同的方法形成隧道介电层38、纳米团簇40和控制介电层42。例如，在某些实施例中，通过将离子(例如，硅或锗)注入到介电材料层(未示出)中，随后通过使离子退火以在介电材料层中形成纳米团簇，可以形成隧道介电层38、纳米团簇40和控制介电层42。在其他的实施例中，通过两个介电材料层之间的富硅氧化物层的重新结晶以形成纳米团簇，可以形成隧道介电层38、纳米团簇40和控制介电层42。其他的实施例中，可以在位于隧道电介质上面的多个层中实现纳米团簇。在其他的实施例中，通过淀积薄的(例如1～5纳米)纳米团簇材料的无定形层，其中在后继的退火工艺中使所得到的结构退火，形成了纳米团簇。

参考图8，在控制介电层42上形成构图掩蔽层44，其覆盖存储器区域28并且暴露区域26和30。在一个实施例中，构图掩蔽层44是光刻胶层，并且可以使用传统的技术形成。参考图9，移除区域26和30中的部分控制介电层42和纳米团簇40(通过构图掩蔽层44暴露)。在一个实施例中，可以使用干法刻蚀。可替换地，可以通过湿法刻蚀移除它们，其可以包括后继的用于移除纳米团簇的清洗步骤。应当注意，在所说明的实施例中，抗氧化层34还用作刻蚀停止层。这样，抗氧化层34还提供了关于干法刻蚀的终点。(应当注意，在可替换的实施例中，可以使用额外的层提供刻蚀停止层。)应当注意，在隧道介电层38是淀积的而非生长的实施例中，隧道介电层38还存在于区域26和30中的抗氧化层34上面和纳米团簇40下面。在这些实施例中，在移除区域26和30中的控制介电层42和纳米团簇40(通过构图掩蔽层44暴露)之后，还将移除这些区域中的部分隧道介电层38。

参考图10，使用例如，干法刻蚀或湿法刻蚀，移除通过构图掩蔽层44暴露的部分抗氧化层34。参考图11，使用传统的技术移除构图掩蔽层44。在一个实施例中，在移除构图掩蔽层44之前，可以使用氢氟酸清洗，通过使用氢气终结硅表面并且防止这些暴露表面上的氧化物生长，使多晶硅层32的暴露表面钝化。这样，防止了后继的层形成之前的显著的本征氧化物(native oxide)的形成。

参考图12，在区域26和30中的第一栅电极层32上和区域28中的控制介电层42上，形成了第二栅电极层46。因此，第一栅电极层32和第二栅电极层46形成了用于区域26和30中的HV晶体管、I/O晶体管和逻辑晶体管中的部分栅层叠。应当注意，上文所述的氢氟酸清洗(如果使用)防止第一和第二栅电极层之间的显著的氧化物层的形成。在另一实施例中，高温(诸如例如，大于800摄氏度)炉中的氢烘烤可用于移除第二栅电极层46形成之前的任何本征氧化物生长。在一个实施例中，第二栅电极层46由与第一栅电极层32相同的材料形成。可替换地，它们可以是不同的材料。在一个实施例中，第二栅电极层46是多晶硅层。可替换地，第二栅电极层46可以包括硅化多晶硅材料。

参考图13，使用构图和刻蚀技术形成栅层叠48、50、52和54，其中栅层叠48处于区域26中，栅层叠50和52处于区域28中，并且栅层叠54处于区域30中。例如，传统的掩蔽技术，以及随后的移除通过掩蔽层暴露的多种层部分(例如，经由各向异性等离子体刻蚀)，可用于形成栅层叠。应当注意，区域28中的栅层叠包括纳米团簇，而外围区域(例如区域26和30)中的栅层叠不包括纳米团簇。而且，应当注意，由于栅层叠48和54的栅氧化物是在形成栅层叠50和52的纳米团簇之前形成的，因此在该栅氧化物形成过程中未消耗纳米团簇。在一个实施例中，用于形成栅层叠48、50、52和54的刻蚀可以同时执行。可替换地，栅层叠50和52可以在形成栅层叠48和54之前或之后形成。还应当注意，在可替换的实施例中，每个栅层叠48、50、52和54中可以包括额外的层。例如，每个栅层叠可以包括第二栅电极层上的抗反射涂层(ARC)。可替换地，可以包括其他的或者额外的层。

参考图14，可以使用传统的处理形成基本完成的器件，诸如NVM晶体管58和60以及外围晶体管56和62。在形成栅层叠56、58、60和62之后，使用标准的CMOS处理技术形成源/漏外延、侧壁隔层和源/漏区域。应当注意，在可替换的实施例中，可以形成许多器件。而且，在所说明的实施例中，晶体管58和60共享共用的源/漏区域；然而，在可替换的实施例中，每个晶体管可以具有其自己的源/漏区域。

因此，可以认识到，在形成关于存储器晶体管的纳米团簇电荷存储层之前形成关于HV晶体管的栅氧化物，如何允许改善存储器和外围晶体管的集成。即，由于纳米团簇是在生长高电压栅氧化物之后形成的，因此纳米团簇未暴露于氧化环境，该氧化环境可能潜在地减少它们的尺寸，并且增加下面的隧道介电层(例如，层38)的厚度。而且，应当注意，在一个实施例中，存储器区域中的控制介电层(例如，层42)未暴露于任何刻蚀环境。这样，不需要用于保护下面的纳米团簇的额外的牺牲层。而且，在所说明的实施例中，通过实现抗氧化/刻蚀停止层34，有助于自晶片的外围区域(例如区域26和30)移除纳米团簇。

上文的描述目的在于描述本发明的至少一个实施例。上文的描述目的不在于限定本发明的范围。相反地，本发明的范围在所附权利要求中限定。因此，本发明的其他的实施例包括其他的对上文的描述的变化、修改、添加和/或改进。

在一个实施例中，提供了一种形成纳米团簇电荷存储器件的方法。半导体器件的第一区域被确认用于安置一个或多个非电荷存储器件。半导体器件的第二区域被确认用于安置一个或多个电荷存储器件。在半导体器件的第一区域中形成将用作一个或多个非电荷存储器件的栅绝缘体的栅氧化物，并且随后在半导体器件的第二区域中形成纳米团簇电荷存储层。

在另一实施例中，第一区域被确认为用于形成具有至少5纳米厚度的栅氧化物的高电压晶体管的区域。在另一实施例中，在第一区域中形成了非电荷存储晶体管，并且在半导体器件的第二区域中形成纳米团簇电荷存储层之后，在第二区域中形成电荷存储晶体管。在另一实施例中，半导体器件的第三区域被确认为用于形成一个或多个输入/输出晶体管或者逻辑晶体管或者其组合的区域，第三区域用于安置一个或多个非电荷存储晶体管，其具有小于第一区域中的一个或多个非电荷存储器件的栅氧化物的厚度的栅氧化物。

在另一实施例中，在形成栅氧化物之后，并且在半导体器件的第一区域和半导体器件的第二区域中形成纳米团簇电荷存储层之前，在非电荷存储器件上面形成栅电极层和上面的栅抗氧化层。通过使用用于保护半导体器件的第一区域中的栅电极层的抗氧化层，自半导体器件的第一区域移除纳米团簇电荷存储层。

在另一实施例中，提供了基板。在该基板上和在半导体器件的第一区域和半导体器件的第二区域中形成栅氧化物。对半导体器件的第一区域和半导体器件的第二区域的每一个中的至少一个阱区域执行注入。至少在半导体器件的第一区域中形成栅电极材料层，并且在该栅电极材料层上形成氮化物层。对半导体器件的第一区域中的栅电极材料层和氮化物层构图，并且从半导体器件的第二区域移除栅电极材料层、氮化物层和栅氧化物。在半导体器件的第二区域中形成存储器栅氧化物，并且在半导体器件的第一区域和半导体器件的第二区域中形成纳米团簇电荷存储层。在纳米团簇电荷存储层周围形成控制电介质。移除半导体器件的第一区域中的纳米团簇电荷存储层和控制电介质，并且移除氮化物层的剩余部分。在半导体器件的第一区域和半导体器件的第二区域中完成预定的栅层叠的形成，并且完成非电荷存储器件和电荷存储器件的形成，以形成半导体器件的第一区域和半导体器件的第二区域中的晶体管。在另一实施例中，半导体器件的第三区域被确认为用于形成具有比半导体器件的第一区域中的晶体管小的栅氧化物厚度的晶体管。使用与用于在半导体器件的第一区域中形成非电荷存储器件的相同的处理步骤，形成半导体器件的第三区域中的晶体管。

在另一实施例中，一种形成纳米团簇电荷存储器件的方法，包括：提供基板；将基板上的第一区域确认为用于安置一个或多个非电荷存储器件；将基板上的第二区域确认为用于安置一个或多个电荷存储器件；在第一区域和第二区域中形成栅氧化物，其中栅氧化物用作半导体器件的第一区域中的一个或多个非电荷存储器件的栅绝缘体；在栅氧化物上形成栅材料层；在栅材料层上形成抗氧化层；从第二区域移除抗氧化层、栅材料层和栅氧化物；在第二区域中形成电荷存储器件栅氧化物，其中电荷存储器件栅氧化物具有小于栅氧化物的厚度；在第一区域和第二区域中形成纳米团簇电荷存储层和控制电介质；从第一区域移除纳米团簇电荷存储层和控制电介质，同时使用抗氧化层保护第一区域中的栅材料；和，完成第一区域和第二区域中的晶体管的形成。

在另一实施例中，该方法进一步包括，通过在第一区域中形成具有至少5纳米的厚度的栅氧化物，在第一区域中实现高电压晶体管。第一区域中的高电压晶体管执行第二区域中的电荷存储晶体管的编程、擦除或读取中的至少一个。

在另一实施例中，该方法进一步包括，在第一区域和第二区域每个中形成一个或多个阱区域，并且通过在时间上分隔的栅材料的两次淀积，在第二区域中形成晶体管的栅电极。

在另一实施例中，该方法进一步包括，将基板上的第三区域确认为用于安置具有不同于第一区域中的一个或多个非电荷存储器件的电气属性的一个或多个非电荷存储器件。在另一实施例中，该方法进一步包括，在第三区域中形成晶体管，其实现输入/输出功能或者逻辑功能或者其组合。在另一实施例中，该方法进一步包括，实现一个或多个非电荷存储器件，其具有厚度基本上与第二区域中的电荷存储器件栅氧化物相同或者厚度小于第二区域中的电荷存储器件栅氧化物的栅氧化物。

在另一实施例中，该方法进一步包括，在完成第一区域和第二区域中的晶体管的形成之前，移除抗氧化层。

在另一实施例中，一种形成纳米团簇电荷存储器件的方法，包括，提供基板；在基板上和在高电压器件区域和存储器器件区域中形成高电压栅氧化物；在高电压器件区域和存储器器件区域上形成栅电极材料层；在栅电极材料层上形成抗氧化层；从存储器器件区域移除抗氧化层、栅电极材料层和高电压栅氧化物；在半导体器件的存储器器件区域中形成存储器栅氧化物；在高电压器件区域和存储器器件区域中在高电压栅氧化物和存储器栅氧化物上形成纳米团簇电荷存储层；在纳米团簇电荷存储层周围形成控制电介质；并且移除高电压器件区域中的纳米团簇电荷存储层和控制电介质，同时使用抗氧化层防止栅电极材料层的氧化。

在另一实施例中，该方法进一步包括，移除抗氧化层的剩余部分。

在另一实施例中，该方法进一步包括，在高电压器件区域和存储器器件区域中完成预定的栅层叠的形成，并且完成高电压器件区域中的非电荷存储器件和存储器区域中的电荷存储器件的形成，以形成两个区域中的晶体管。

在另一实施例中，该方法进一步包括，对高电压器件区域和存储器器件区域每个中的至少一个阱区域执行注入。

在另一实施例中，该方法进一步包括，形成比高电压栅氧化物薄的存储器栅氧化物。在另一实施例中，该方法进一步包括，形成具有至少5纳米或更大的厚度的高电压栅氧化物。

此处描述的许多器件被概念化为具有控制接线端，其控制第一电流处理接线端和第二电流处理接线端之间的电流流动。该器件的一个示例是晶体管。晶体管的控制接线端上的适当的条件使电流从第一电流处理接线端流向第二电流处理接线端或者从第二电流处理接线端流向第一电流处理接线端。而且，尽管场效应晶体管(FET)频繁地讨论为具有漏极、栅极和源极，但是在大部分该器件中，漏极可以同源极互换。这是因为晶体管的版图和半导体处理经常是对称的。

由于上文的详细描述是示例性的，因此当描述“一个实施例”时，其是示例性实施例。因此，本文中的词“一个”的使用并非意指一个且仅有一个实施例具有所描述的特征。相反地，许多其他的实施例，可以，并且常常，具有示例性的“一个实施例”的所描述的特征。因此，如上文所使用的，当在一个实施例的背景中描述本发明时，一个实施例是本发明的许多个可行的实施例中的一个。

尽管上文明确了有关详细描述中的词“一个实施例”的使用，但是本领域的技术人员应当理解，如果所附权利要求中指明了引入的权利要求元素的具体数目，则在权利要求中将明确叙述该意图，并且在不存在该叙述的情况中，该限制不存在或未被要求。例如，在所附权利要求中，当权利要求元素被描述为具有“一个”特征时，其意指该元素限于一个且仅有一个所描述的特征。而且，当权利要求元素在所附权利要求中被描述为包括“一个”特征时，并非意指该元素限于一个且仅有一个所描述的特征。相反地，例如，包括“一个”特征的权利要求意指包括一个或多个所讨论的特征的装置或方法。即，由于所讨论的装置和方法包括特征，因此权利要求意指该装置和方法，无论该装置和方法是否包括另一该相似特征。此处由本申请人针对权利要求的特征采用的作为非限制性的介绍性的冠词“一个”的使用，等同于先前许多场合所采用的解释，尽管可以发现某些相反的不规则的或者先例性的情况。相似地，当权利要求元素在所附权利要求中被描述为包括前述特征(例如，该特征)时，意指该元素不限于仅通过定冠词的伴随使用而描述的一个且仅有一个特征。

而且，权利要求中的介绍性短语“至少一个”和“一个或多个”的使用不应被解释为意指，由非定冠词“一个”引入的另一权利要求元素，将任何包含该引入的权利要求元素的特定的权利要求限制于仅包含一个该元素的发明，即使是在相同的权利要求包括介绍性短语“一个或多个”或者“至少一个”以及诸如“一个”的非定冠词时。这同样适用于对于定冠词的使用。

基于此处的教授内容，本领域的技术人员将易于实现所需用于提供此处公开的结构和方法的步骤，并且应当理解，工艺参数、材料、尺寸和步骤顺序仅作为示例给出，并且可被改变，以实现所需的结构以及本发明范围内的修改方案。在不偏离如所附权利要求所阐明的本发明的精神和范围的前提下，可以基于此处阐明的描述，进行针对此处公开的实施例的变化和修改。

尽管示出和描述了本发明的具体实施例，但是对于本领域的技术人员显而易见的是，基于此处的教授内容，在不偏离此处要求的本发明的前提下，可以使用可替换的构造方案和等效方案。因此，所附权利要求在其范围中涵盖了如本发明的真实精神和范围中的所有该变化、修改等。而且，应当理解，本发明由所附权利要求唯一限定。上文的描述目的并非在于给出本发明的实施例的详尽列表。除非明确说明，否则此处给出的每个示例是非限制性的或非排他性的示例，而不论是否与每个示例同时表述了非限制性的、非排他性的或相似的术语。尽管已试图概述其某些示例性实施例和示例性变化方案，但是其他的实施例和/或变化方案在如所附权利要求限定的本发明的范围内。

Claims (20)

1.一种形成纳米团簇电荷存储器件的方法，包括：

将半导体器件的第一区域确认用于安置一个或多个非电荷存储器件；

将半导体器件的第二区域确认用于安置一个或多个电荷存储器件；

在半导体器件的第一区域中形成将用作一个或多个非电荷存储器件的栅绝缘体的栅氧化物；并且

随后在半导体器件的第二区域中形成纳米团簇电荷存储层。

2.权利要求1的方法，进一步包括：

将半导体器件的第一区域确认为用于形成具有至少5纳米厚度的栅氧化物的高电压晶体管的区域。

3.权利要求1的方法，进一步包括：

在第一区域中形成非电荷存储晶体管，并且，在半导体器件的第二区域中形成纳米团簇电荷存储层之后，在第二区域中形成电荷存储晶体管。

4.权利要求1的方法，进一步包括：

将半导体器件的第三区域确认为用于形成一个或多个输入/输出晶体管或者逻辑晶体管或者其组合的区域，第三区域用于安置一个或多个非电荷存储晶体管，其具有小于第一区域中的一个或多个非电荷存储器件的栅氧化物的厚度的栅氧化物。

5.权利要求1的方法，进一步包括：

在形成栅氧化物之后，并且在半导体器件的第一区域和半导体器件的第二区域中都形成纳米团簇电荷存储层之前，在非电荷存储器件上面形成栅电极层和上面的栅抗氧化层；并且

通过使用用于保护半导体器件的第一区域中的栅电极层的抗氧化层，自半导体器件的第一区域移除纳米团簇电荷存储层。

6.权利要求1的方法，进一步包括：

提供基板；

在基板上和在半导体器件的第一区域和半导体器件的第二区域中形成栅氧化物；

对半导体器件的第一区域和半导体器件的第二区域的每一个中的至少一个阱区域执行注入；

至少在半导体器件的第一区域中形成栅电极材料层；

在栅电极材料层上形成氮化物层；

对半导体器件的第一区域中的栅电极材料层和氮化物层构图；

从半导体器件的第二区域移除栅电极材料层、氮化物层和栅氧化物；

在半导体器件的第二区域中形成存储器栅氧化物；

在半导体器件的第一区域和半导体器件的第二区域中都形成纳米团簇电荷存储层；

在纳米团簇电荷存储层周围形成控制电介质；

移除半导体器件的第一区域中的纳米团簇电荷存储层和控制电介质；

移除氮化物层的剩余部分；

在半导体器件的第一区域和半导体器件的第二区域中完成预定的栅层叠的形成；并且

完成非电荷存储器件和电荷存储器件的形成，以形成半导体器件的第一区域和半导体器件的第二区域中的晶体管。

7.权利要求6的方法，进一步包括：

将半导体器件的第三区域确认为用于形成具有比半导体器件的第一区域中的晶体管小的栅氧化物厚度的晶体管；并且

使用与用于在半导体器件的第一区域中形成非电荷存储器件的相同的处理步骤，形成半导体器件的第三区域中的晶体管。

8.一种形成纳米团簇电荷存储器件的方法，包括：

提供基板；

将基板上的第一区域确认为用于安置一个或多个非电荷存储器件；

将基板上的第二区域确认为用于安置一个或多个电荷存储器件；

在第一区域和第二区域中形成栅氧化物，其中栅氧化物用作半导体器件的第一区域中的一个或多个非电荷存储器件的栅绝缘体；

在栅氧化物上形成栅材料层；

在栅材料层上形成抗氧化层；

从第二区域移除抗氧化层、栅材料层和栅氧化物；

在第二区域中形成电荷存储器件栅氧化物，其中电荷存储器件栅氧化物具有小于上述栅氧化物的厚度；

在第一区域和第二区域中形成纳米团簇电荷存储层和控制电介质；

从第一区域移除纳米团簇电荷存储层和控制电介质，同时使用抗氧化层保护第一区域中的栅材料；和

完成第一区域和第二区域中的晶体管的形成。

9.权利要求8的方法，进一步包括：

通过在第一区域中形成具有至少5纳米的厚度的栅氧化物，在第一区域中实现高电压晶体管，其中第一区域中的高电压晶体管执行第二区域中的电荷存储晶体管的编程、擦除或读取中的至少一项。

10.权利要求8的方法，进一步包括：

在第一区域和第二区域每个中形成一个或多个阱区域；并且

通过在时间上分隔的栅材料的两次淀积，在第二区域中形成晶体管的栅电极。

11.权利要求8的方法，进一步包括：

将基板上的第三区域确认为用于安置具有不同于第一区域中的一个或多个非电荷存储器件的电气属性的一个或多个非电荷存储器件。

12.权利要求11的方法，进一步包括：

在第三区域中形成晶体管，其实现输入/输出功能或者逻辑功能或者其组合。

13.权利要求11的方法，进一步包括：

实现一个或多个非电荷存储器件，其具有厚度基本上与第二区域中的电荷存储器件栅氧化物相同或者厚度小于第二区域中的电荷存储器件栅氧化物的栅氧化物。

14.权利要求8的方法，进一步包括：

在完成第一区域和第二区域中的晶体管的形成之前，移除抗氧化层。

15.一种形成纳米团簇电荷存储器件的方法，包括：

提供基板；

在基板上和在高电压器件区域和存储器器件区域中形成高电压栅氧化物；

在高电压器件区域和存储器器件区域上形成栅电极材料层；

在栅电极材料层上形成抗氧化层；

从存储器器件区域移除抗氧化层、栅电极材料层和高电压栅氧化物；

在半导体器件的存储器器件区域中形成存储器栅氧化物；

在高电压器件区域和存储器器件区域中，在高电压栅氧化物和存储器栅氧化物上形成纳米团簇电荷存储层；

在纳米团簇电荷存储层周围形成控制电介质；并且

移除高电压器件区域中的纳米团簇电荷存储层和控制电介质，同时使用抗氧化层防止栅电极材料层的氧化。

16.权利要求15的方法，进一步包括：

移除抗氧化层的剩余部分。

17.权利要求15的方法，进一步包括：

在高电压器件区域和存储器器件区域中完成预定的栅层叠的形成；并且

完成高电压器件区域中的非电荷存储器件和存储器区域中的电荷存储器件的形成，以形成两个区域中的晶体管。

18.权利要求15的方法，进一步包括：

对高电压器件区域和存储器器件区域每个中的至少一个阱区域执行注入。

19.权利要求15的方法，进一步包括：

形成比高电压栅氧化物薄的存储器栅氧化物。

20.权利要求19的方法，进一步包括：

形成具有至少5纳米或更大的厚度的高电压栅氧化物。

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