CN100547738C - 栅介电层的制造方法 - Google Patents
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Abstract
一种栅介电层的制造方法，包括下列步骤：首先，于基底上形成牺牲层。接着，将氟离子注入基底中。然后，移除牺牲层。接下来，于基底上形成介电层。
Description
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种栅介电层的制造方法。
背景技术
随着金属氧化物半导体(MOS)元件尺寸下降的趋势，对栅介电层品质的要求也愈来愈多，包括对于栅介电层与基底之间介面特性的要求。
然而，硅基底上存在许多硅的断键，这些断键缺陷会使得栅介电层与基底的介面不安定，而造成阈值电压(Threshold Voltage)提高，且会使得半导体元件的可靠度下降，而缩短半导体元件的寿命。
此外，由于断键存在于栅介电层与基底的介面，因此在源极与漏极之间的电流流动时，断键会攫取电荷载流子，而降低沟道区内的载流子移动率，进而使得源极与漏极之间的导通电流量下降。
为解决上述问题，已知的方法是在基底上加入氢，氢原子会与硅形成共价键因而消除缺陷，达到提升载流子移动速率的目的。但是，硅-氢键的键能量低，因此在高温的环境下或是半导体元件运作一段时间后，硅-氢键的数量将会减少，届时被攫取的载流子数也会再次增加。
发明内容
有鉴于此，本发明的目的是提供一种栅介电层的制造方法，可以有效地降低存在于栅介电层与基底介面的断键数。
本发明的另一目的是提供一种核心元件的栅介电层的制造方法，能轻易地与现行半导体工艺进行整合。
本发明提出一种栅介电层的制造方法，包括下列步骤。首先，于硅基底上形成牺牲层。接着，将氟离子注入硅基底中。然后，移除牺牲层。接下来，于硅基底上形成介电层。
依照本发明的实施例所述，在上述的栅介电层的制造方法中，牺牲层的形成方法包括热氧化法。
依照本发明的实施例所述，在上述的栅介电层的制造方法中，将氟离子注入硅基底中的方法包括离子注入法。
依照本发明的实施例所述，在上述的栅介电层的制造方法中，介电层的形成方法包括热氧化法。
依照本发明的实施例所述，在上述的栅介电层的制造方法中，于硅基底上形成介电层之后，还包括对介电层进行一个氮化工艺。
依照本发明的实施例所述，在上述的栅介电层的制造方法中，氮化工艺包括等离子体氮化工艺。
依照本发明的实施例所述，在上述的栅介电层的制造方法中，在对介电层进行氮化工艺之后，还包括进行一个退火工艺。
本发明提出一种核心元件(Core Device)的栅介电层的制造方法，包括下列步骤。首先，于硅基底上形成用于第一输入/输出元件(Input/Output Device)的第一介电层。接着，于第一介电层上形成图案化掩模层。然后，以图案化掩模层为掩模，将氟离子注入硅基底中。接下来，移除被图案化掩模层所暴露的部分第一介电层，以暴露出部分硅基底。之后，移除图案化掩模层。再者，于部分硅基底上形成第二介电层。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第一介电层的形成方法包括热氧化法。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，将氟离子注入硅基底中的方法包括离子注入法。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第二介电层的形成方法包括热氧化法。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第二介电层的厚度小于第一介电层的厚度。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，于部分硅基底上形成第二介电层之后，还包括对第二介电层进行一个氮化工艺。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，氮化工艺包括等离子体氮化工艺。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，在对第二介电层进行氮化工艺之后，还包括进行一个退火工艺。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，该图案化掩模层的移除方法包括干式蚀刻法。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，在形成第一介电层之前，还包括于硅基底上形成用于第二输入/输出元件的图案化第三介电层。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，图案化第三介电层的形成方法包括下列步骤。首先，于硅基底上形成第三介电层。接着，图案化第三介电层。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第三介电层的形成方法包括热氧化法。
依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第一介电层的厚度小于第三介电层的厚度，且第二介电层的厚度小于第一介电层的厚度。
基于上述，在本发明所提出的栅介电层的制造方法中，由于会在基底中注入氟离子，而氟离子可与硅的断键键结，如此一来可以使得栅介电层与基底的介面安定化，进而降低阈值电压，并可提升半导体元件的可靠度，而延长半导体元件的寿命。
此外，由于断键被氟离子所键结，所以能够避免断键攫取电荷载流子，因此可以有效地提升沟道区内的载流子移动率，进而增加源极与漏极之间的导通电流量。
另一方面，本发明所提出的核心元件的栅介电层的制造方法在操作上并不复杂，可轻易地与现行半导体工艺结合。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1所绘示为本发明一实施例的栅介电层的制造方法的流程图；
图2A至图2B所绘示为本发明一实施例的栅介电层的制造流程剖面图；
图3所绘示为本发明一实施例的核心元件的栅介电层的制造方法的流程图；
图4A至图4C所绘示为本发明一实施例的核心元件的栅介电层的制造流程剖面图。
主要元件符号说明
100、200：基底
102：牺牲层
104、208：掺杂区
106、202、204、210：介电层
206：图案化掩模层
S100、S102、S104、S106、S108、S110、S200、S202、S204、S206、S208、S210、S212、S214、S216：步骤标号
具体实施方式
图1所绘示为本发明一实施例的栅介电层的制造方法的流程图。图2A至图2B所绘示为本发明一实施例的栅介电层的制造流程剖面图。
首先，请同时参照图1及图2A，进行步骤S100，于基底100上形成牺牲层102。牺牲层102的材料例如是氧化硅。牺牲层102的形成方法例如是热氧化法。
接着，进行步骤S102，将氟离子注入基底100中，而形成掺杂区104。在基底100中注入氟离子的方法例如是离子注入法。由于在基底100上覆盖有牺牲层102，因此通过牺牲层102可防止氟离子直接轰击基底100，以避免氟离子对基底100的表面造成破坏，此外牺牲层102亦可使得氟离子接近于基底100的表面。
然后，请同时参照图1及图2B，进行步骤S104，移除牺牲层102。牺牲层102的移除方法例如是湿式蚀刻法。
接下来，进行步骤S106，于基底100上形成介电层106，可用以作为栅介电层使用。介电层106的材料例如是氧化硅。介电层106的形成方法例如是热氧化法。
之后，可选择性地进行步骤S108，对介电层106进行一个氮化工艺。所进行的氮化工艺例如是等离子体氮化工艺。当介电层106的材料为氧化硅时，可经由此氮化工艺将介电层106的材料转变为氮氧化硅，以调整介电层106的介电常数值。
然后，可选择性地进行步骤S110，进行一个退火工艺，可以修补在利用等离子体所进行的氮化工艺中，等离子体对介电层106表面所造成的伤害，且亦可修补存在于介电层106与基底100介面的断键。
在上述的实施例中，由于会在基底100中注入氟离子，而氟离子可与硅的断键键结，如此一来可以使得介电层106与基底100的介面安定化，进而降低阈值电压，并可提升半导体元件的可靠度，而延长半导体元件的寿命。
此外，由于存在于介电层106与基底100介面的断键被氟离子所键结，所以在对半导体元件进行操作时，能够避免断键攫取电荷载流子，因此可以有效地提升沟道区内的载流子移动率，进而增加源极与漏极之间的导通电流量。
另一方面，本发明所提出的栅介电层的制造方法可应用于制作核心元件的栅介电层，并且能与输入/输出元件的栅介电层的制造方法进行整合。以下，对本发明所提出的核心元件的栅介电层的制造方法进行说明。
图3所绘示为本发明一实施例的核心元件的栅介电层的制造方法的流程图。图4A至图4C所绘示为本发明一实施例的核心元件的栅介电层的制造流程剖面图。
首先，请同时参照图3及图4A，进行步骤S200，于基底200上形成用于输入/输出元件的图案化介电层202，可用以作为输入/输出元件的栅介电层使用。图案化介电层202的形成方法例如是先利用热氧化法于基底200上形成介电层202，再对此介电层202进行一个已知的图案化工艺而形成的。介电层202的材料例如是氧化硅。介电层202的形成方法例如是热氧化法。
接着，进行步骤S202，于基底200上形成用于另一输入/输出元件的介电层204，可用以作为输入/输出元件的栅介电层使用。介电层204的材料例如是氧化硅。介电层204的形成方法例如是热氧化法。
然后，进行步骤S204，于介电层204上形成图案化掩模层206，其暴露出预定形成核心元件的区域。图案化掩模层206的材料例如是光致抗蚀剂材料。图案化掩模层206的形成方法例如是利用光刻工艺所形成的。
接下来，请同时参照图3及图4B，进行步骤S206，以图案化掩模层206为掩模，将氟离子注入基底200中，而形成掺杂区208。将氟离子注入基底200中的方法例如是离子注入法。由于在基底200上覆盖有介电层204，因此通过介电层204可防止氟离子直接轰击基底200，以避免氟离子对基底200的表面造成破坏。
之后，进行步骤S208，移除被图案化掩模层206所暴露的部分介电层204，以暴露出部分基底200。部分介电层204的移除方法例如是湿式蚀刻法。
接着，请同时参照图3及图4C，进行步骤S210，移除图案化掩模层206。图案化掩模层206的移除方法例如是干式蚀刻法。
然后，进行步骤S212，于部分基底200上形成介电层210，可用以作为核心元件的栅介电层使用。介电层210的材料例如是氧化硅。介电层210的形成方法例如是热氧化法。在本实施例中，介电层202、介电层204及介电层210的厚度的大小关系，例如是介电层210的厚度小于介电层204的厚度，且介电层204的厚度小于介电层202的厚度。
再者，可选择性地进行步骤S214，对介电层210进行一个氮化工艺。所进行的氮化工艺例如是等离子体氮化工艺。当介电层210的材料为氧化硅时，可经由此氮化工艺将介电层210的材料转变为氮氧化硅，以调整介电层210的介电常数值。
随后，可选择性地进行步骤S216，进行一个退火工艺，可以修补在利用等离子体所进行的氮化工艺中，等离子体对介电层210表面所造成的伤害，且亦可修补存在于介电层210与基底200介面的断键。
值得注意的是，本实施例是以形成具有两种不同厚度的输入/输出元件的介电层202、介电层204以及核心元件的介电层210为例进行说明。但是，在其他实施例中，并不一定要形成两种不同厚度的输入/输出元件的介电层202、介电层204，也可以省略步骤S200，不在基底200上形成介电层202，端视工艺设计的需求而定。
基于上述，核心元件的介电层210(栅介电层)的工艺是与用以形成输入/输出元件的介电层202及介电层204(栅介电层)的工艺整合，所以能利用介电层204作为于基底200中注入氟离子时的牺牲层，因此可以降低工艺复杂度，为一种简单的制造方法。
综上所述，本发明至少具有下列优点：
1.本发明所提出的栅介电层的制造方法可以使得栅介电层与基底的介面安定化，进而降低阈值电压，并可提升半导体元件的可靠度，而延长半导体元件的寿命。
2.在本发明所提出的栅介电层的制造方法中，断键被氟离子所键结，所以能有效地提升沟道区内的载流子移动率，进而增加源极与漏极之间的导通电流量。
3.本发明所提出的核心元件的栅介电层的制造方法可轻易地与现行半导体工艺结合，为一种简单的制造方法。
Claims (20)
1.一种栅介电层的制造方法，包括：
于硅基底上形成牺牲层；
将氟离子注入该硅基底中；
移除该牺牲层；以及
于该硅基底上形成介电层。
2.如权利要求1所述的栅介电层的制造方法，其中该牺牲层的形成方法包括热氧化法。
3.如权利要求1所述的栅介电层的制造方法，其中将氟离子注入该硅基底中的方法包括离子注入法。
4.如权利要求1所述的栅介电层的制造方法，其中该介电层的形成方法包括热氧化法。
5.如权利要求1所述的栅介电层的制造方法，其中于该硅基底上形成该介电层之后，还包括对该介电层进行氮化工艺。
6.如权利要求5所述的栅介电层的制造方法，其中该氮化工艺包括等离子体氮化工艺。
7.如权利要求5所述的栅介电层的制造方法，其中在对该介电层进行该氮化工艺之后，还包括进行退火工艺。
8.一种核心元件的栅介电层的制造方法，包括：
于硅基底上形成用于第一输入/输出元件的第一介电层；
于该第一介电层上形成图案化掩模层；
以该图案化掩模层为掩模，将氟离子注入该硅基底中；
移除被该图案化掩模层所暴露的部分该第一介电层，以暴露出部分该硅基底；
移除该图案化掩模层；以及
于部分该硅基底上形成第二介电层。
9.如权利要求8所述的核心元件的栅介电层的制造方法，其中该第一介电层的形成方法包括热氧化法。
10.如权利要求8所述的核心元件的栅介电层的制造方法，其中将氟离子注入该硅基底中的方法包括离子注入法。
11.如权利要求8所述的核心元件的栅介电层的制造方法，其中该第二介电层的形成方法包括热氧化法。
12.如权利要求8所述的核心元件的栅介电层的制造方法，其中该第二介电层的厚度小于该第一介电层的厚度。
13.如权利要求8所述的核心元件的栅介电层的制造方法，其中于部分该硅基底上形成该第二介电层之后，还包括对该第二介电层进行氮化工艺。
14.如权利要求13所述的核心元件的栅介电层的制造方法，其中该氮化工艺包括等离子体氮化工艺。
15.如权利要求13所述的核心元件的栅介电层的制造方法，其中在对该第二介电层进行该氮化工艺之后，还包括进行退火工艺。
16.如权利要求8所述的核心元件的栅介电层的制造方法，其中该图案化掩模层的移除方法包括干式蚀刻法。
17.如权利要求8所述的核心元件的栅介电层的制造方法，其中在形成该第一介电层之前，还包括于该硅基底上形成用于第二输入/输出元件的图案化第三介电层。
18.如权利要求17所述的核心元件的栅介电层的制造方法，其中该图案化第三介电层的形成方法包括：
于该硅基底上形成第三介电层；以及
图案化该第三介电层。
19.如权利要求18所述的核心元件的栅介电层的制造方法，其中该第三介电层的形成方法包括热氧化法。
20.如权利要求18所述的核心元件的栅介电层的制造方法，其中该第一介电层的厚度小于该第三介电层的厚度，且该第二介电层的厚度小于该第一介电层的厚度。
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