CN100517662C - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN100517662C
CN100517662C CNB2007101081063A CN200710108106A CN100517662C CN 100517662 C CN100517662 C CN 100517662C CN B2007101081063 A CNB2007101081063 A CN B2007101081063A CN 200710108106 A CN200710108106 A CN 200710108106A CN 100517662 C CN100517662 C CN 100517662C
Authority
CN
China
Prior art keywords
semiconductor chip
semiconductor device
sealing resin
resin layer
confined space
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2007101081063A
Other languages
English (en)
Other versions
CN101083235A (zh
Inventor
草野英俊
矢泽和明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Interactive Entertainment Inc
Sony Corp
Original Assignee
Sony Corp
Sony Computer Entertainment Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, Sony Computer Entertainment Inc filed Critical Sony Corp
Publication of CN101083235A publication Critical patent/CN101083235A/zh
Application granted granted Critical
Publication of CN100517662C publication Critical patent/CN100517662C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种半导体装置及其制造方法，能够提高倒装片安装的半导体芯片的散热性。半导体装置(10)具有基板(20)、倒装片安装在基板(20)上的半导体芯片(30)、将半导体芯片(30)的周围密封的密封树脂层(40)、经由TIM层(80)接合的散热器(90)。进而，在形成于半导体芯片(30)的背面的密闭空间(95)中封入制冷剂(98)。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及通过密封树脂将安装在基板上的半导体芯片密封的半导体装置及其制造方法。
背景技术
近年来，伴随计算机、手机、PDA(Personal Digital Assistance：个人数字处理器)等电子设备的小型化、高功能化、高速化，要求用于这样的电子设备的搭载有IC(集成电路)、LSI(大规模集成电路)等半导体芯片的半导体装置进一步小型化、高速化以及高密度。半导体装置的小型化、高速化以及高密度导致耗电增加，使单位体积的发热量也有增加的倾向。因此，为了确保半导体装置的动作稳定性，必须提高半导体装置的散热性的技术。
以往，作为半导体芯片的安装构造，公知有在将半导体芯片的形成有电极的面倒装的状态下、使用焊料突起进行倒装片安装的构造。作为谋求倒装片安装的半导体装置的散热的技术，公知有如下的技术：即，例如专利文献1的图8所示，经由热界面材料(Thermal Interface Material：以下称为TIM)将热扩散器搭载在半导体芯片的背面，由此，将半导体芯片产生的热散热。
专利文献1：(日本)特开2001-257288号公报
另一方面，对应于对搭载有半导体装置的电子设备的要求，促进了半导体装置的小型化、高速化、高密度化等发热要因。因此，要求进一步提高半导体装置的散热效率、散热稳定性。
发明内容
本发明是鉴于上述的问题而构成的，其目的在于提供一种能够使进行倒装片安装的半导体芯片的散热性提高的半导体装置。
本发明一方面提供一种半导体装置。该半导体装置包括：基板；半导体芯片，其在将表面倒装的状态下安装在基板上；密封树脂层，其将半导体芯片密封；冷却部件，其与密封树脂层的上面接合；制冷剂，其被封入到密闭空间中，该密闭空间形成在从密封树脂层露出的半导体芯片的背面与冷却部件的下面之间。
在此，冷却部件可以是在铜或铝等金属板的表面设置凹凸且使表面积扩大而成型修整的通常的散热器等，但只要是导热率高且具有用于接合的平面的部件，则不限定其材料及形状。
本发明的另一方面，提供一种半导体装置的制造方法。该半导体装置的制造方法包括如下的工序：将半导体芯片表面倒装并将该半导体芯片倒装片安装在设有配线图案的基板上；形成在使半导体芯片的背面露出的状态下、将半导体芯片密封的密封树脂层；在密封树脂层的上面涂敷粘接材料；在粘接材料层的上面搭载并接合冷却部件；从注入孔注入制冷剂，该注入孔设置在所述冷却部件上且与形成于半导体芯片的背面与冷却部件的下面之间的密闭空间连通；由密封材料将注入孔堵住。
在此，粘接材料除了通常使用的粘接剂之外，也可以是能够将密封树脂和冷却部件接合的材料，只要考虑密封树脂材料、冷却部件的材料等并适当选择即可。例如，可以是TIM、硅酮脂膏等导热性膏等，也可以是铟(In)、金(Au)等。密封材料只要是具有耐水性、密封性的材料即可，例如可以是树脂或金属等。将注入孔堵住的工序只要例如将这样的材料埋入或粘贴到注入孔即可。
另外，将上述各要素适当组合后的结构也包含在本申请要求保护的发明范围中。
根据本发明，能够提高将半导体芯片倒装片安装的半导体装置的散热性。
附图说明
图1(A)是表示实施方式1的半导体装置的概略构成的立体图，图1(B)是表示图1(A)的A-A′线上的剖面构造的剖面图。
图2是更加详细地表示实施方式1的基板的构造的剖面图。
图3是概略表示实施方式1的半导体装置的制造方法的流程图。
图4(A)、(B)是表示实施方式1的半导体装置的半导体芯片的安装方法的工序剖面图。
图5(A)～(C)是表示实施方式1的半导体装置的密封树脂层的形成方法的工序图。
图6(A)、(B)是表示实施方式1的半导体装置的密封树脂层的形成方法的工序图。
图7(A)～(D)是表示实施方式1的半导体装置的冷却部的形成方法的工序图。
图8是表示实施方式2的半导体装置的剖面构造的剖面图。
附图标记说明
10：半导体装置、20：基板、30：半导体芯片、40：密封树脂层、50：焊球、80：TIM层、90：散热器、93：制冷剂注入孔、94：减压用吸引孔、95：密闭空间、98：制冷剂、300：锥形部
具体实施方式
以下，参照附图说明本发明的实施方式。
(实施方式1)
图1(A)是表示实施方式1的半导体装置10的概略构成的立体图。图1(B)是表示图1(A)的A-A′线上的剖面构造的剖面图。半导体装置10包括：基板20；半导体芯片30，其在将表面倒装的状态下倒装片安装在基板20上；密封树脂层40，其将半导体芯片30的周围密封；散热器90，其经由TIM层80接合在密封树脂层40上。本实施方式的半导体装置10具有在基板20的背面阵列状地配设多个焊球50的BGA(Ball Grid Array：球栅阵列)型的半导体封装构造。
本实施方式的半导体装置10在半导体芯片30的背面、即图1(B)的半导体芯片的上侧与散热器90的下面之间设有被TIM层80包围的密闭空间95。并且，通过将制冷剂98密封到密闭空间95中，提高半导体装置10的冷却效率。
本实施方式的基板20具有将层间绝缘膜和配线层交替层积的多层配线构造。图2是更加详细地表示基板20的构造的剖面图。多个配线层22经由层间绝缘膜24而层积。配线层22例如使用铜。在不同层的配线层22之间，通过设于层间绝缘膜24中的通路插塞(ビアプラグ)26而电连接。在基板20背面的配线层22a的周围形成由耐热性优良的树脂材料构成的抗焊剂膜28，在基板20上进行焊接时，在必要的位置以外不附着焊锡地涂敷最下层的层间绝缘膜24a。另外，在基板20的背面阵列状地配置多个接合焊球50的焊球连接部29。各焊球连接部29的表面被有机表面保护涂敷材料(OSP)21覆盖。另外，在安装电容器60的电极部分形成由锡(Sn)、银(Ag)、铜(Cu)或其合金构成的电极焊盘23。另一方面，在作为安装半导体芯片一侧的基板20的表面阵列状地配置多个通过电镀形成的由镍(Ni)、铅(Pd)、金(Au)或其合金构成的电极焊盘25，在各电极焊盘25之上设置有由锡、铅或其合金构成的C4(Controlled Collapse ChipConnection：控制收缩芯片连接)突起27。
这样，本实施方式的基板20通过形成为无芯，例如可在六层构造中薄型化到300μm左右。通过将基板20减薄而降低配线电阻，故可谋求半导体装置10的动作速度的高速化。
返回图1(A)及图1(B)，在设于基板20的背面的各焊球连接部29上分别接合有焊球50。另外，在设于基板20背面的电极焊盘23上安装有电容器60。
在基板20的表面，在LSI等半导体芯片30倒装的状态下，进行倒装片安装。更加具体地，将成为半导体芯片30的外部电极的焊料突起32和基板20的C4突起27焊接。半导体芯片30与基板20之间的间隙被下部填料70(アンダ一フイル)填充。由此，可抑制由于温度循环时的热膨胀导致的基板20与半导体芯片30之间的间隙变动而使C4突起27受到的应力。
在半导体芯片30的周围形成有将半导体芯片30密封的密封树脂层40。在本实施方式中，半导体芯片30的侧面全部被密封树脂层40密封，使密封树脂层40的上面的高度与半导体芯片30的背面的高度相等。由此，由于半导体芯片30的侧面的密封状态提高，故更加可靠地保护半导体芯片30。
在密封树脂层40的上面形成有规定厚度的TIM层80。TIM层80不形成在半导体芯片30的背面上、以及位于其周围的密封树脂层40的一定宽幅的区域上。通过该TIM层80将散热器90接合在密封树脂层40上。结果，形成密闭空间95，该密闭空间95将半导体芯片30的背面及其周围的密封树脂层40作为底面、将TIM层80作为侧面、将散热器90作为上面。在密闭空间95中封入制冷剂98。
制冷剂98从水、丙酮、乙醇等通常使用的液体的冷却用热介质中的任一种适当选择。作为制冷剂98，可以为HFC-32、HFC-125、HFC-134a等HFC(含氢氟烃)或HCFC(含氢氯氟烃)这样的取代氟烃、丁烷、甲烷等。半导体装置10动作时，制冷剂98被半导体芯片30背面的发热加热，一部分气化而扩散。扩散的制冷剂98到达散热器90而被冷却、液化，然后返回半导体芯片30的背面。通过该制冷剂98的循环，将半导体芯片30背面产生的热有效地向散热器90传导。通过使密闭空间95的底面比半导体芯片30的背面宽大，在半导体芯片30的背面整个面上均等地产生由制冷剂98引起的热移动，故半导体芯片30背面的温度被均匀地冷却，进而提高半导体芯片30的动作稳定性。
另外，密封树脂层40将基板20覆盖至阵列状配置的多个焊球50中位于最外侧的焊球50的外侧为好。由此，由于通过密封树脂层40提高基板20的强度，故抑制基板20的翘曲。这样，由于密封树脂层40也起到基板20的加强部件的作用，故即使基板20进一步薄型化也能够确保半导体装置10整体的强度。
电容器60与半导体芯片30正下方的基板20的背面连接。由此，能够将半导体芯片30至电容器60的配线路径缩短，可谋求配线电阻的降低。另外，电容器60的设置位置不限于半导体芯片30正下方的基板20的背面。例如，只要在配线路径可充分短的范围内，则可以设置在从半导体芯片30正下方偏离的基板20的背面。或者，在配线路径可充分短的范围内，也可将电容器60设置在基板20的表面并通过密封树脂层40将电容器60密封。
(半导体装置的制造方法)
图3是表示实施方式1的半导体装置的制造方法的概略的流程图。首先，形成具有多层配线构造的基板(S10)，在该基板上安装半导体芯片(S20)。接着，由密封树脂将半导体芯片密封(S30)。然后，在半导体芯片背面形成由密闭空间95及制冷剂98构成的冷却部(S40)。最后，将焊球、电容器等安装在基板的背面(S50)。
S10的基板形成利用通常的方法形成图2所示的多层配线构造。S50的焊球、电容器的安装也可同样由通常的方法形成。以下，对S20的半导体芯片的安装方法、S30的密封树脂的形成方法、S40的冷却部的形成方法进行详细叙述。
(1.半导体芯片的安装方法)
图4是表示实施方式1的半导体装置10的半导体芯片30的安装方法的工序剖面图。
首先，如图4(A)所示，在将半导体芯片30的设有外部电极端子的表面倒装的状态下，通过将各焊料突起32和与其对应的C4突起27焊接，将半导体芯片30倒装片安装。
接着，如图4(B)所示，在半导体芯片30与基板20之间填充底部填料70。
通过以上的工序，在由焊料接合部产生的应力通过底部填料70而分散的状态下，将半导体芯片30倒装片安装在基板20上。
(2.密封树脂形成方法)
图5及图6是表示实施方式1的半导体装置10的密封树脂层40的形成方法的工序图。
首先，对该树脂形成方法使用的上模200a及下模210的构成进行说明。上模200a具有成为溶融的密封树脂的流通路的横浇口202。横浇口202具有在上模200a与下模210合模时形成的朝向腔室220的开口部。上模200a的成型面206在树脂成型时与半导体芯片30的背面相接，在半导体芯片30的周围将密封树脂层40成型。另外，在上模200a上设有与泵等吸引机构连通的吸引孔204。
另一方面，下模210具有形成可往复运动的冲杆212的罐214。
使用这样的上模200a及下模210，如图5(A)所示，将安装有半导体芯片30的基板20载置在下模210上。另外，将分离膜(リリ一スフイルム)230设置在上模200a与下模210之间。
接着，如图5(B)所示，在罐214中放入将密封树脂固形化的树脂片剂240。另外，通过使吸引机构动作，将分离膜230与上模200a之间的空气排气，使分离膜230紧密贴合在上模200a上。通过使用分离膜230，能够使之后填充的密封树脂241不与腔室220的内面等接触地将密封树脂层40成型。因此，无需对上模200进行清洁，能够谋求生产性的提高、制造成本的降低等。
接着，如图5(C)所示，将上模200a和下模210在合模的状态下紧固。
然后，如图6(A)所示，通过在将树脂片剂240加热而使其溶融的状态下、将冲杆212压入到罐214中，将液体状的密封树脂241导入到腔室220中。在由密封树脂241将形成于上模200a和基板20之间的空间填充之后，通过进行一定时间的加热处理，使密封树脂241固化。
接着，如图6(B)所示，将上模200a和下模210分离，取出形成有密封树脂层40的基板20。
(3.冷却部形成方法)
图7是表示实施方式1的半导体装置10的冷却部的形成方法的工序图。
首先，如图7(A)所示，在密封树脂层40的上面形成TIM层80。TIM层80不形成在半导体芯片30的背面及其周围的规定宽幅的密封树脂层40的上面82上，在上述部分进行进行遮蔽之后涂敷TIM，之后，将掩模除去。或者，也可以将另外成型的TIM压附到密封树脂层40上。
然后，如图7(B)所示，在TIM层80的上面搭载并接合散热器90。在此，在散热器90上设有在搭载时与由散热器90、半导体芯片30以及其周围的密封树脂层40、TIM层80形成的密闭空间95连通的制冷剂注入孔93以及减压用吸引孔94。
其次，将加入制冷剂98的容器与制冷剂注入孔93连接，将泵等吸引机构与减压用吸引孔94连接，如图7(C)所示，通过从减压用吸引孔94吸引空气而将密闭空气95减压，从制冷剂注入孔93注入制冷剂98。其中，制冷剂98的注入方法不限于此，例如可以在注入制冷剂98的容器侧施加压力而送入制冷剂98等。
接着，如图7(D)所示，由树脂等密封材料将制冷剂注入孔93及减压用吸引孔94堵住。用于将制冷剂注入孔93等堵住的密封材料99可使用构成密封树脂层40的密封树脂。此时，将加热后成为半液体状的密封树脂搅拌到制冷剂注入孔93等中并冷却而固化。由此，制冷剂98被封入到密闭空间95中。
在由密封材料将制冷剂注入孔93和减压用吸引孔94堵住时，可以一边从减压用吸引孔94吸引空气将密闭空间95减压，一边将这些孔堵住。由此，密闭空间95的内压比大气压低，且通过半导体装置10的动作而使半导体芯片30的背面温度上升时，制冷剂98易于气化。结果，如上所述，促进制冷剂98的循环机构，提高半导体芯片30的冷却效率。
半导体装置10动作时，通过对应于制冷剂98的气化而使体积变化，使密闭空间95的内压上升。因此，将制冷剂注入孔93等堵住时密闭空间95的内压以及制冷剂98的封入量通过计算或试验而预先决定，以使制冷剂98全部气化时的最大内压低于密闭空间95的耐压。制冷剂98的液量典型地为10～数百mm3左右，显然，可根据密闭空间95的容量等而适当变化。
在以上说明的冷却部形成方法中，在搭载散热器90之前，可以在半导体芯片30的背面、散热器90的形成密闭空间95的面上实施表面改性处理，形成微细的凹凸。由此，在被处理面上产生毛细管现象，由于制冷剂98进入凹部而增加实效的冷却面积，提高冷却效率。在表面改性时可使用例如激光标记(レ一ザ一マ一ク)。另外，通过实施多孔镀敷(ポ一ラスめつき)也可以得到同样的效果。
根据以上说明的本实施方式，在半导体芯片30的背面形成由TIM层80及散热器90围成的密闭空间95，并且在其中封入制冷剂98。通过将制冷剂98气化而向散热器90传导热，能够在半导体芯片30的整个背面有效且均匀地进行散热。另外，由于即使使用便宜的散热器、由本实施方式也可实现散热效率的提高，故与利用热扩散器的情况相比，能够将制造成本抑制得较低。
(实施方式2)
图8表示实施方式2的半导体装置11的剖面构造。另外，在实施方式2的半导体装置11的说明中，对与实施方式1的半导体装置10相同的构成适当省略并对与实施方式1的半导体装置10不同的构成进行说明。
半导体装置11具有以距倒装片安装在基板20上的半导体芯片30的背面外周规定的宽度、与密封树脂层40的上面成角度的锥形部300。即，半导体芯片30的背面和密封树脂层40的水平面不构成一个平面，半导体芯片30的背面位于密封树脂层40的水平部分的水平的下方，该方面与实施方式1不同。
此时，TIM层80例如形成在密封树脂层40的上面中除了锥形部300之外的水平面上。通过在TIM层80上搭载散热器90而形成由半导体芯片30的背面、密封树脂层40的锥形部300、TIM层80的侧面、散热器90的下面围成的密闭空间95。在此，调节制冷剂98的封入量，以使制冷剂98的上面位于密封树脂层40的水平部分的水平的下方。由此，在将半导体装置11水平载置的状态下，液体状的制冷剂98不与TIM层80相接。因此，能够避免制冷剂98引起的TIM层8的改性、制冷剂98向密封树脂层40与TIM层80的界面进入等的问题的发生，能够更加安全且稳定地提高半导体装置11的散热效率。
实施方式2的半导体装置11的制造方法与实施方式1相同。其中，在实施方式2的半导体装置11的制造方法中，在图5及图6所示的密封树脂形成过程中，只要使用具有成型面206的上模200即可，该成型面206具有自与半导体芯片30相接的面开始的锥形形状。
本发明不限于上述各实施方式，基于本领域技术人员的知识可进行各种设计变更等变形，实施了这样的变形的实施方式也包含在本发明的范围中。
例如，在上述各实施方式中，基板20具有无芯的多层配线构造，但本发明的技术思想也可适用于具有芯的多层配线基板。
另外，在上述各实施方式中，采用BGA型半导体封装，但不限于此，例如，也可采用具有针状的引线端子的PGA(Pin Grid Array：针栅阵列)型的半导体封装、或者将电极阵列状配置的LGA(land Grid Array：面栅阵列)型的半导体封装。
另外，各实施方式的半导体装置的制造方法，不限于使用上述的分离膜的方法。例如，利用不使用分离膜的公知的传递模法，也可以制造各实施方式的半导体装置。
另外，在各实施方式中，通过形成TIM层80而将密封树脂层40和散热器90接合，但在将代替TIM的材料用作为粘接材料时，也可以根据材料的不同而在与密封树脂层40或与散热器90的接触面上实施提高热接触的处理并用于接合。由此，鉴于成本、所要求的性能等，通过从较多的材料中选择的粘接材料可得到与本实施方式相同的效果。

Claims (12)

1.一种半导体装置，其特征在于，包括：
基板；
半导体芯片，其在将表面倒装的状态下安装在所述基板上；
密封树脂层，其将所述半导体芯片密封；
冷却部件，其通过热界面材料层与所述密封树脂层的上面接合；
制冷剂，其被封入到密闭空间中，该密闭空间形成在从所述密封树脂层露出的所述半导体芯片的背面与所述冷却部件的下面之间，并且以所述热界面材料层作为侧面，
所述热界面材料层不形成在半导体芯片的背面上、以及位于其周围的密封树脂层的一定宽幅的区域上。
2.如权利要求1所述的半导体装置，其特征在于，在所述密闭空间中，作为所述制冷剂而封入有水。
3.如权利要求1所述的半导体装置，其特征在于，非动作时所述密闭空间的内压比大气压小。
4.如权利要求1所述的半导体装置，其特征在于，所述密闭空间的内壁所包含的所述半导体芯片的背面及所述冷却部件的下面的至少一方被表面改性。
5.如权利要求1所述的半导体装置，其特征在于，所述密闭空间的内壁所包含的所述半导体芯片的背面及所述冷却部件的下面的至少一方被实施多孔镀敷处理。
6.如权利要求1所述的半导体装置，其特征在于，所述半导体芯片的背面位于所述密封树脂层的最上面的下方，所述密封树脂层的上面的至少一部分具有朝向所述半导体芯片背面的倾斜。
7.如权利要求6所述的半导体装置，其特征在于，在所述半导体装置被水平载置的状态下，所述制冷剂的上面位于所述密封树脂层最上面的水平的下方。
8.如权利要求1所述的半导体装置，其特征在于，所述密闭空间的底面包含所述半导体芯片的背面和其周围的所述密封树脂层的一部分上面。
9.一种半导体装置的制造方法，其特征在于，包括如下的工序：
将半导体芯片表面倒装并将该半导体芯片倒装片安装在设有配线图案的基板上；
形成在使所述半导体芯片的背面露出的状态下、将所述半导体芯片密封的密封树脂层；
在所述密封树脂层的上面形成粘接材料层；
在所述粘接材料层的上面搭载并接合冷却部件；
从注入孔注入制冷剂，该注入孔设置在所述冷却部件上且与形成于所述半导体芯片的背面与所述冷却部件的下面之间、且以所述粘接材料层作为侧面的密闭空间连通；
由密封材料将所述注入孔堵住；
所述粘接材料层不形成在半导体芯片的背面上、以及位于其周围的密封树脂层的一定宽幅的区域上。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，还包括如下的步骤：在形成所述粘接材料层的工序之前，在所述半导体芯片的背面及所述冷却部件下面的至少一部分实施表面改性处理。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，注入所述制冷剂的工序还包括如下的工序：通过从减压用吸引孔吸引空气而将所述密闭空间减压，从所述注入孔注入制冷剂，并由密封材料将所述减压用吸引孔堵住，
所述减压用吸引孔设置在所述冷却部件上并且与形成于所述半导体芯片的背面和所述冷却部件的下面之间的密闭空间连通。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，由密封材料将所述减压用吸引孔堵住的工序是从所述减压用吸引孔吸引空气并一边将密闭空间减压一边堵住。
CNB2007101081063A 2006-06-02 2007-05-30 半导体装置及半导体装置的制造方法 Active CN100517662C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP155232/06 2006-06-02
JP2006155232A JP4155999B2 (ja) 2006-06-02 2006-06-02 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101083235A CN101083235A (zh) 2007-12-05
CN100517662C true CN100517662C (zh) 2009-07-22

Family

ID=38789168

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101081063A Active CN100517662C (zh) 2006-06-02 2007-05-30 半导体装置及半导体装置的制造方法

Country Status (4)

Country Link
US (1) US7679184B2 (zh)
JP (1) JP4155999B2 (zh)
CN (1) CN100517662C (zh)
TW (1) TWI346998B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
NL2002240C2 (nl) * 2008-11-21 2010-05-25 Fico Bv Inrichting en werkwijze voor het tenminste gedeeltelijk omhullen van een gesloten vlakke drager met elektronische componenten.
JP5617548B2 (ja) * 2010-11-11 2014-11-05 ソニー株式会社 半導体装置の製造方法
US8937380B1 (en) * 2013-08-30 2015-01-20 Infineon Technologies Austria Ag Die edge protection for pressure sensor packages
JP6398399B2 (ja) * 2013-09-06 2018-10-03 富士電機株式会社 半導体装置およびその製造方法
US9831190B2 (en) * 2014-01-09 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package with warpage control structure
JP2015170625A (ja) * 2014-03-05 2015-09-28 株式会社東芝 半導体パッケージ
DE102014118080B4 (de) * 2014-12-08 2020-10-15 Infineon Technologies Ag Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
JP6413935B2 (ja) * 2015-06-05 2018-10-31 株式会社デンソー 半導体装置およびその製造方法
US11152274B2 (en) 2017-09-11 2021-10-19 Advanced Semiconductor Engineering, Inc. Multi-moldings fan-out package and process
JP7095978B2 (ja) * 2017-11-16 2022-07-05 日東電工株式会社 半導体プロセスシートおよび半導体パッケージ製造方法
KR102542628B1 (ko) * 2018-02-05 2023-06-14 삼성전자주식회사 반도체 패키지
CN110010565B (zh) * 2018-12-25 2020-08-28 浙江集迈科微电子有限公司 一种射频微系统中大功率组件的双层相变散热器制作方法
US11621211B2 (en) 2019-06-14 2023-04-04 Mediatek Inc. Semiconductor package structure
KR20220163648A (ko) * 2021-06-03 2022-12-12 삼성전자주식회사 반도체 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
JP3677429B2 (ja) 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
US6535388B1 (en) * 2001-10-04 2003-03-18 Intel Corporation Wirebonded microelectronic packages including heat dissipation devices for heat removal from active surfaces thereof
KR100447867B1 (ko) * 2001-10-05 2004-09-08 삼성전자주식회사 반도체 패키지
KR100446290B1 (ko) * 2001-11-03 2004-09-01 삼성전자주식회사 댐을 포함하는 반도체 패키지 및 그 제조방법
US20040212080A1 (en) * 2003-04-22 2004-10-28 Kai-Chi Chen [chip package structure and process for fabricating the same]
TWI228806B (en) * 2003-05-16 2005-03-01 Advanced Semiconductor Eng Flip chip package

Also Published As

Publication number Publication date
JP4155999B2 (ja) 2008-09-24
US7679184B2 (en) 2010-03-16
TWI346998B (en) 2011-08-11
JP2007324484A (ja) 2007-12-13
TW200814255A (en) 2008-03-16
US20070278667A1 (en) 2007-12-06
CN101083235A (zh) 2007-12-05

Similar Documents

Publication Publication Date Title
CN100517662C (zh) 半导体装置及半导体装置的制造方法
CN101090098B (zh) 半导体装置及其制造方法
US10629510B2 (en) Package with embedded heat dissipation features
JP3679786B2 (ja) 半導体装置の製造方法
US6750546B1 (en) Flip-chip leadframe package
US6317326B1 (en) Integrated circuit device package and heat dissipation device
US6657311B1 (en) Heat dissipating flip-chip ball grid array
US8058724B2 (en) Holistic thermal management system for a semiconductor chip
US7880317B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20080006936A1 (en) Superfine-circuit semiconductor package structure
US20080093733A1 (en) Chip package and manufacturing method thereof
US20110024086A1 (en) Diffusion Bonding Circuit Submount Directly To Vapor Chamber
JPH08250652A (ja) マルチチップモジュールパッケージ
WO2002103793A1 (fr) Dispositif a semi-conducteurs et procede de fabrication associe
JP2008218926A (ja) 半導体装置及びその製造方法
US11101191B2 (en) Laminated circuitry cooling for inter-chip bridges
US20090284932A1 (en) Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry
US12080614B2 (en) Lidded semiconductor package
US20080185712A1 (en) Semiconductor device and method for manufacturing the same
TWI459512B (zh) 使用相互連接的三維層片將垂直封裝的ｍｏｓｆｅｔ和積體電路功率器件構建成集成模組
US11984379B2 (en) Electronic package and manufacturing method thereof
CN116978874A (zh) 封装结构及其制作方法
JP3938017B2 (ja) 電子装置
US7601612B1 (en) Method for forming solder joints for a flip chip assembly
US20230060065A1 (en) Lidded semiconductor package

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant