CN100501701C - 存储器控制装置 - Google Patents

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CN100501701C CNB2007101412884A CN200710141288A CN100501701C CN 100501701 C CN100501701 C CN 100501701C CN B2007101412884 A CNB2007101412884 A CN B2007101412884A CN 200710141288 A CN200710141288 A CN 200710141288A CN 100501701 C CN100501701 C CN 100501701C
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Abstract

本发明的目的为提供一种存储器控制装置，其中防止连续访问SDRAM的同一存储体，使处理时间得到改善。本发明的存储器控制装置(105)控制含有多个存储体并且可利用存储体划分模式连续访问的存储器。本发明结构上做成控制通过存储器控制装置(105)访问SDRAM(808)的组件(804、805、806)的优先级，使来自所述多个组件的存储器访问请求连续访问所述SDRAM(808)的不同存储体。

Description

存储器控制装置
本申请是发明名称为“存储器控制装置”、申请日为2004年1月26日、申请号为200480001837.2(PCT/JP2004/000671)的母案的分案申请。
技术领域
本发明涉及电子设备中控制由多个存储体构成的存储器的存储器控制装置。
背景技术
近年来，不断使用能与时钟同步地高速进行个人计算机中频繁使用的高速缓存器的脉冲串传输的同步动态随机存取存储器(下文略为SDRAM)。此SDRAM可切换存储体划分模式的连续存取模式和随机存取模式。存储体划分模式中，作为4个存储区，具有：2位存储体信号是“00”的存储体0，是“01”的存储体1，是“10”的存储体2，是“11”的存储体3。一面利用时钟控制切换该存储体0、存储体1、存储体2和存储体3，一面进行访问，可在进行从第1个访问的存储体读出数据的期间，进行下一个存储体地址的取入。
如图18所示，现有的控制这种SDRAM的存储器控制装置800由存储器控制单元802、以及协调与等待信号产生部803构成，控制从多个组件804、805、806、807对SDRAM808的访问(例如参考JP8—212175A公报)。
从多个组件804、805、806、807分别将存储地址信号(MADR)、数据信号(DATA)和读出/写入(RD/WR)输入到各组件对应的存储器控制部809、810、811、812，将多个组件804、805、806、807的存储器访问请求信号(CS)输入到协调与等待信号产生部803，该协调与等待信号产生部803将等待信号(Wait)送回到多个组件804、805、806、807。与从协调与等待信号产生部803收到存储器访问允许信号(Enable)的组件对应的控制部控制所允许的组件对SDRAM的访问。说明一例使用该存储器控制装置的SDRAM的读访问定时。这里，用存储体划分模式使该SDRAM808运作。
例如，使来自组件的存储地址的位10和位3与SDRAM的存储体信号关联，该位为“00”、“01”、“10”、“11”，则分别选择存储体0、存储体1、存储体2、存储体3。如图19所示，一面按照时钟(图19(A))切换多个组件的行地址(R0、R2、R3)和列地址(C0、C1、C2、C3)，一面对SDRAM808输出存储器命令(图19(B))和存储地址(图19(C))。从输入与存储体0对应的读命令901开始，经过3个时钟脉冲后输出从存储体0读出的数据(图19(D))D00、D01。D01是后续于D00的地址数据，意味着一个地址输入能输出2个字的数据。仅需要1个字的份额时，不需要D01，不将其传送到进行存储器访问的组件。能用称为“CAS潜伏时间”的、SDRAM808中具有的模式设定改变输出数据前的时钟脉冲数。可用称为“脉冲串长度”的模式设定改变用1个地址输入进行处理的数据数。例如，将“CAS潜伏时间”取为“3”，将“脉冲串长度”取为“2”。
在末尾数据(即2字输出)时，按数据D01的输出定时自动进行多个存储体的预充电。存储体1、存储体2、存储体3也相同。这样，对SDRAM808的存储体0、存储体1、存储体2、存储体3一面进行切换，一面进行访问，从而连续访问，无间隙。
然而，已有的存储器控制装置中，在单一组件访问存储体划分模式的SDRAM808的情况下，输出连续访问同一存储体(例如为存储体1)的存储地址，则不断访问存储体1。这时，在对存储体1的预充电操作结束前，不能对存储体1输出地址，存在产生不能访问SDRAM的徒劳无用周期的问题。
因此，单一组件访问SDRAM时，考虑通过以单一组件方不连续访问同一存储体的方式产生存储地址，解决上述问题。然而，在多个组件访问SDRAM时，极难使多个组件作存储器访问时的存储体相互控制，因而有可能连续访问同一存储体。
例如，组件804访问存储体1后，组件805要访问存储体1时，对同一存储体的访问连续。这时，在对存储体1的预充电操作结束前，不能对存储体1输出地址。即，产生不能访问SDRAM808的无用周期。
又，已有的存储器控制装置801中，在从SDRAM808读出数据的读访问后进行对SDRAM808写入数据的写访问时，根据SDRAM808的规范，产生不能访问SDRAM的无用周期。因此，存在的问题是：在多个组件804、805、806、807请求读访问后，接着请求写访问时，与连续进行写访问时和连续进行读访问时相比，访问SDRAM808的周期数增多。
而且，为了保持内部数据，SDRAM808必须每一固定时间执行刷新操作，所以在多个组件804、805、806、807的存储器访问之间执行刷新操作。多个组件804、805、806、807的写访问请求后执行刷新操作，则根据SDRAM808的规范，有时产生无用周期。
本发明的目的为提供一种存储器控制装置，其中改变存储器访问的优先级，以不连续访问SDRAM的同一存储体，从而改善处理时间；改变存储器访问的优先级，使读访问后不连着进行写访问，从而减少存储器访问周期数，又改变存储器访问的优先级，使写访问后不连着进行刷新操作，从而减少存储器访问周期数。
发明内容
为了解决上述课题，第1本发明的存储器控制装置，协调来自多个组件的存储器访问的协调电路改变优先级，以便访问与眼前允许存储器访问的存储体不同的存储体。
该第1本发明是在对含有多个存储体的存储器进行控制的存储器控制装置中，具有：对来自多个组件的访问所述存储器用的存储器访问请求进行协调的协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；所述协调电路改变所述多个组件的存储器访问优先级，使其访问与眼前允许作存储器访问的存储体不同的存储体。
第2本发明是在所述第1本发明的存储器控制装置中，所述协调电路具有：包含接收来自所述多个组件的存储器请求和存储地址并根据收到的存储地址判断是否对同一存储体的访问的存储体判断单元并且指示产生允许信号的请求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，在来自所述多个组件的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求时选择下一个允许访问的组件的存储体相同时优先级指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。
第3本发明是在所述第1发明的存储器控制装置中，所述协调电路使对访问与眼前允许作存储器访问的存储体相同的存储体的组件的存储器访问优先级降低。
第4本发明是在所述第1本发明的存储器控制装置中，所述协调电路使对访问与眼前允许作存储器访问的存储体不同的存储体的组件的存储器访问优先级升高。
第5本发明是在所述第1本发明的存储器控制装置中，所述协调电路在眼前允许访问的存储体与下一存储器访问中请求的存储体相同时，使存储器访问优先级降低。
第6本发明是在所述第2本发明的存储器控制装置中，所述存储器访问优先级指定单元可从外部设定，并且能利用所述存储器访问优先级指定单元的设定，改变从所述多个组件对所述存储器的优先级。
第7本发明是在所述第2本发明的存储器控制装置中，所述存储体相同时优先级指定单元可从外部设定，并且在来自所述多个组件的存储器访问请求为对与眼前访问的存储体相同的存储体的访问请求时，可按照所述存储体相同时优先级指定单元设定的优先级选择下一个允许访问存储器的组件。
第8本发明是在所述第1本发明的存储器控制装置中，所述存储器使同步式存储器。
又，为了解决上述课题，第9本发明的存储器控制装置，以成组访问数据单元进行存储器访问请求的情况下，协调电路眼前允许访问的后一半存储体与下一存储器访问请求的前一半存储体相同时，所述协调电路改变所述成组数据内的存储体访问数据的顺序。
而且，协调电路眼前允许访问的后一半存储体与下一存储器访问请求的前一半存储体相同时，所述协调电路改变所述成组访问数据内的存储体访问数据顺序，从所述存储器读出所述成组访问数据，存放到所述数据锁存块，同时还按存放的所述成组访问数据内的所述存储体访问数据单元改变顺序，并且所述数据锁存块对进行存储器访问的组件传送该成组访问数据。
第9本发明是在对含有多个存储体的存储器进行控制的存储器控制装置中，具有：对来自多个组件的访问所述存储器用的存储器访问请求进行协调的协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；其中，将对所述存储器的同一存储体进行写入或读出的规定字节数的存储器访问数据作为存储体访问数据，将由不同的存储体所属的2组所述存储体访问数据构成的数据单元作为成组访问数据；所述多个组件以所述成组访问数据单元提出访问请求时，在眼前允许存储器访问的后半部分存储体与下一存储器访问请求的前半部分存储体相同时，所述协调电路改变所述成组访问数据内的存储体访问数据的存储器访问顺序。
第10本发明是在所述第9本发明的存储器控制装置中，所述协调电路具有：包含接收来自所述多个组件的存储器请求和存储地址并根据收到的存储地址判断眼前允许存储器访问的后半部分存储体与下一存储器访问请求的前半部分存储体是否对同一存储体的访问的存储体判断单元并且指示产生允许信号的请求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。
第11本发明是在所述第9本发明的存储器控制装置中，所述数据锁存块具有：接收来自所述多个组件的写数据并加以锁存的写数据锁存块，根据来自所述协调电路的数据锁存控制信号改变所述写数据锁存块输出的存储体访问数据的顺序并将其作为写数据输出到所述存储器后又改变下文所述读数据锁存块输出的存储体访问数据的顺序并将其作为读数据输出到允许对所述存储器作读访问的组件的数据改变块，以及接收从所述存储器读出的读数据并加以锁存的读数据锁存块。
第12本发明是在所述第9本发明的存储器控制装置中，所述协调电路在眼前允许存储器访问的后半部分存储体与下一存储器访问请求的前半部分存储体相同时，改变所述成组访问数据内的所述存储体访问数据的顺序，从所述存储器读出所述成组访问数据，存放到所述数据锁存块；所述数据锁存块按存放的所述成组访问数据内的所述存储体访问数据单元改变顺序，并对进行存储器访问的所述组件传送该成组访问数据。
第13本发明是在所述第10本发明的存储器控制装置中，所述存储器访问允许顺序指定单元可从外部设定，并且可根据所述存储器访问优先级指定单元的设定改变所述多个组件对所述存储器的优先级。
第14本发明是在所述第9本发明的存储器控制装置中，所述存储器是同步存储器。
又，为了解决上述课题，第15本发明的存储器控制装置，允许访问所述存储器的所述组件的存储器访问请求是存储体访问数据单体时，在所述命令产生块设置等待周期。
该第15本发明是在对含有多个存储体的存储器进行控制的存储器控制装置中，具有：对来自多个组件的访问所述存储器用的存储器访问请求进行协调的协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；其中，将对所述存储器的同一存储体进行写入或读出的规定字节数的存储器访问数据作为存储体访问数据，并将由不同的存储体所属的2组所述存储体访问数据构成的数据单元作为成组访问数据时，在来自允许访问所述存储器的所述组件的存储器访问请求为所述存储体访问数据单体的情况下，所述协调电路指示所述命令产生块设置等待周期。
第16本发明是在所述第15本发明的存储器控制装置中，所述协调电路具有：包含接收来自所述多个组件的存储器请求并根据收到的存储器请求判断所请求存储器访问的数据单元的数据单元判断单元而且指示产生允许信号的请求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，在来自所述多个组件的存储器访问请求是存储体访问数据单元时指定设置的等待周期数的等待周期指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。
第17本发明是在所述第16本发明的存储器控制装置中，所述存储器访问优先级指定单元可从外部设定，并且能利用所述存储器访问优先级指定单元的设定，改变所述多个组件对所述存储器的优先级。
第18本发明是在所述第16本发明的存储器控制装置中，所述等待周期指定单元可从外部设定，并且能利用所述等待周期指定单元的设定，改变所述所述命令产生块设置的等待周期数。
第19本发明是在所述第15本发明的存储器控制装置中，所述存储器是同步存储器。
又，为了解决上述课题，第20本发明的存储器控制装置，协调电路眼前允许的存储器访问是读访问时，改变多个组件的存储器访问请求的优先级，以连续进行读访问。
该第20本发明是在对含有多个存储体的存储器进行控制的存储器控制装置中，具有：对来自多个组件的访问所述存储器用的存储器访问请求进行协调的协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；其中，所述协调电路在眼前允许的存储器访问是读访问的情况下，改变所述多个组件的存储器访问请求的优先级，以连续进行读访问。
第21本发明是在所述第20本发明的存储器控制装置中，所述协调电路具有：包含接收来自所述多个组件的存储器请求并根据收到的存储器请求判断所请求存储器访问的类型的存储器请求判断单元并且指示产生允许信号的请求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，在眼前允许的存储器访问是读访问时选择下一个允许读访问的组件的读访问时优先级指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。
第22本发明是在所述第20本发明的存储器控制装置中，所述协调电路在眼前允许的存储器访问是读访问时，使读访问的优先级升高。
第23本发明是在所述第20本发明的存储器控制装置中，所述协调电路在眼前允许的存储器访问是读访问并且下一个存储器访问存在读访问时，使读访问的优先级升高。
第24本发明是在所述第21本发明的存储器控制装置中，所述存储器访问优先级指定单元可从外部设定，并且能利用所述存储器访问优先级指定单元的设定，改变所述多个组件对所述存储器的优先级。
第25本发明是在所述第20本发明的存储器控制装置中，所述读访问时优先级指定单元可从外部设定，并且在所述协调电路眼前允许的存储器访问是读访问时，可按照所述读访问时优先级指定单元设定的优先级选择下一个允许访问存储器的组件。
第26本发明是在所述第20本发明的存储器控制装置中，所述存储器是同步式存储器。
又，为了解决上述课题，第27本发明的存储器控制装置，眼前允许的存储器访问是写访问时，从刷新请求块改变刷新请求的优先级。
该第27本发明是在对含有多个存储体的存储器进行控制的存储器控制装置中，具有：按一定时间间隔请求刷新操作以保持所述存储器的内部数据的刷新请求块，对来自多个组件的访问所述存储器用的存储器访问请求和来自所述刷新请求块的刷新请求进行协调的协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；其中，所述协调电路在眼前允许的存储器访问是写访问时，改变来自所述刷新请求块的刷新请求的优先级。
第28本发明是在所述第27本发明的存储器控制装置中，所述协调电路具有：包含接收来自所述刷新请求块的刷新请求和来自所述多个组件的存储器请求并根据收到的刷新请求和存储器请求判断所请求存储器访问的类型的存储器请求判断单元、并且指示产生允许信号的请求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，在所述刷新请求块输出刷新请求并且所述协调电路眼前允许的存储器访问是写访问时选择下一个允许读访问的组件的写访问时优先级指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。
第29本发明是在所述第27本发明的存储器控制装置中，所述协调电路在眼前允许的存储器访问是写访问时，使刷新请求的优先级降低。
第30本发明是在所述第27本发明的存储器控制装置中，所述协调电路在眼前允许的存储器访问是写访问，而且下一存储器访问请求存在刷新请求时，使刷新请求的优先级降低。
第31本发明是在所述第28本发明的存储器控制装置中，所述存储器访问优先级指定单元可从外部设定，并且能利用所述存储器访问优先级指定单元的设定，改变所述多个组件对所述存储器的优先级。
第32本发明是在所述第28本发明的存储器控制装置中，所述写访问时优先级指定单元可从外部设定，并且所述协调电路在眼前允许的存储器访问是写访问时，可按照所述写访问时优先级指定单元设定的优先级选择下一个允许访问存储器的组件。
第33本发明是在所述第27本发明的存储器控制装置中，所述存储器是同步式存储器。
第34本发明是在对含有多个存储体的存储器进行控制的存储器控制装置中，具有：对来自多个组件的访问所述存储器用的存储器访问请求进行协调的协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；其中，在来自所述多个组件的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求而且所述协调电路眼前允许的存储器访问是读访问的情况下，指定所述协调电路改变所述多个组件的存储器访问请求的优先级用的协调方法。
第35本发明是在所述第34本发明的存储器控制装置中，所述协调电路具有：接收来自所述多个组件的存储地址并根据收到的存储地址判断是否对同一存储体的访问的存储体判断单元，接收来自所述多个组件的存储器请求并根据收到的存储器请求判断所请求的存储器访问的类型的访问请求判断单元，包含所述存储体判断单元和所述访问请求判断单元并指示产生允许信号的请求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，在来自所述多个组件的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求而且所述协调电路眼前允许的存储器访问是读访问时指定改变存储器访问优先级用的协调方法的协调方法指定单元，所述协调方法指定单元的设定为存储体优先时选择下一个允许访问的组件的存储体相同时优先级指定单元，所述协调方法指定单元的设定为访问优先时选择下一个允许读访问的组件的读访问时优先级指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。
第36本发明是在所述第35本发明的存储器控制装置中，所述存储器访问优先级指定单元可从外部设定，并且能利用所述存储器访问优先级指定单元的设定，改变所述多个组件对所述存储器的优先级。
第37本发明是在所述第35本发明的存储器控制装置中，所述协调方法指定单元可从外部设定，并且可利用所述协调方法指定单元的设定改变来自所述多个组件部存储器访问的协调方法。
第38本发明是在所述第35本发明的存储器控制装置中，所述存储体相同时优先级指定单元可从外部设定，在所述协调方法指定单元的设定为存储体优先，而且来自所述多个组件的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求时，能按照所述存储体相同时优先级指定单元设定的优先级，选择下一个允许访问存储器的组件。
第39本发明是在所述第35本发明的存储器控制装置中，所述读访问时优先级指定单元可从外部设定，在所述协调方法指定单元的设定为访问优先，而且协调电路眼前允许的存储器访问是读访问时，可按照所述读访问时优先级指定单元设定的优先级选择下一个允许访问存储器的组件。
第40本发明是在所述第34本发明的存储器控制装置中，所述存储器是同步式存储器。
综上所述，根据本发明的存储器控制装置，协调电路在与眼前允许访问的存储体相同的存储体连续时，可消除不能访问所述存储器的等待周期，改善处理时间。产生存储地址的多个组件能产生存储地址而不知眼前允许访问的存储体。
以属于不同存储体的2组存储体访问数据所构成的成组访问数据单元提出存储器访问请求时，在协调电路眼前允许存储器访问的后半部分存储体与下一存储器访问请求的前半部分存储体相同的情况下，可消除不能访问所述存储器的等待周期，改善处理时间。产生存储地址的多个组件能产生存储地址而不知眼前允许访问的存储体。
又，通过按组件有请求的存储器访问顺序输出从存储器读出的成组访问数据，产生存储地址的多个组件能接收从所述存储器读出的成组访问数据而不知存储体。
协调电路允许来自以存储体访问数据单体进行存储器访问请求的组件的存储器访问请求时，通过在命令产生块设置等待周期，能实现存储器访问而不受眼前允许作存储器访问的存储体影响，并且可减少用存储体访问数据单体进行存储器访问所需的电路。
协调电路在眼前允许的存储器访问是读访问时，消除下一个存储器访问请求为读访问以外时产生的不能访问存储器的等待周期，能使处理时间得到改善。
协调电路在眼前允许的存储器访问是写访问时，消除下一个存储器访问请求为刷新请求时产生的不能访问存储器的等待周期，能使处理时间得到改善。
附图说明
图1是示出本发明实施方式1的存储器控制装置的框图。
图2是本发明实施方式1的存储器控制装置的主要信号的时序图。
图3是本发明实施方式2的存储器控制装置的主要信号的时序图。
图4是本发明实施方式3的存储器控制装置的主要信号的时序图。
图5是本发明实施方式4的存储器控制装置的主要信号的时序图。
图6是示出本发明实施方式5的存储器控制装置的框图。
图7是本发明实施方式5的存储器控制装置的主要信号的时序图。
图8是本发明实施方式1的协调电路。
图9是本发明实施方式1中同一存储体连续时选择下一个允许访问的组件的情况下的时序图。
图10是示出本发明实施方式2的协调电路101的框图。
图11是示出本发明实施方式2的数据锁存块104的框图。
图12是示出本发明实施方式3的协调电路的框图。
图13是示出本发明实施方式4的协调电路的框图。
图14是本发明实施方式4中协调电路101眼前允许的存储器访问为读访问时下一个允许的读访问的情况下的时序图。
图15是示出本发明实施方式5的协调电路的框图。
图16是本发明实施方式5中协调电路101眼前允许的存储器访问为写访问时下一个允许的读访问的情况下的时序图。
图17是示出本发明实施方6的协调电路的框图。
图18是示出已有发明的存储器控制装置的组成的框图。
图19是已有发明的存储器控制装置的主要信号的时序图。
具体实施方式
实施方式1
下面，用图1、图2、图8和图9说明第1至第8本发明的实施方式。图4示出实施方式1的存储器控制装置的框图，图2是图1中主要信号的时序图，图8是示出实施方式1的协调电路的框图。
如图1所示，此存储器控制装置105的组成部分包括对访问SDRAM808的多个组件804、805、806发来的存储器访问请求进行协调的协调电路101、产生对SDRAM808的存储器命令的命令产生块102、接收所述协调电路101允许访问的所述组件发来的存储地址并将其输出到SDRAM808的地址产生块103，以及将所述协调电路101允许访问的所述组件发来的写入数据或从SDRAM808读出的数据加以锁存并进行允许访问的所述组件与SDRAM808的数据收发的数据锁存块104。
如图8所示，所述协调电路101的组成部分包括含有接收所述多个组件804、805、806发来的存储器请求和存储地址并根据收到的存储地址判断同一存储体的访问的存储体判断单元1002而且指示产生允许信号的请求接收块1001、指示所述多个组件804、805和806发来的存储器访问的优先级的存储器访问优先级指定单元1003、所述多个组件804、805和806发来的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求时选择下一个允许访问的组件的存储体相同时优先级指定单元1004、接受来自所述请求接收块1001的允许信号产生指示并且将允许信号输出到允许访问所述SDRAM808的组件的允许信号产生块1005、以及接受来自所述请求接收块1001的控制信号产生指示并产生命令产生控制信号和地址产生控制信号和数据锁存控制信号的控制信号产生块1006。
图2中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示组件804输出到协调电路101的存储器请求，
(C)表示协调电路101送回到组件804的存储器访问允许信号，
(D)表示组件805输出到协调电路101的存储器请求，
(E)表示协调电路101送回到组件805的存储器访问允许信号，
(F)表示组件806输出到协调电路101的存储器请求，
(G)表示协调电路101送回到组件806的存储器访问允许信号，
(H)表示存储器控制装置105对SDRAM808执行的存储器访问，
(I)表示从SDRAM808读出的读数据。
201是对存储器控制装置105正在访问的存储体1的读存储器访问，
202是组件805对存储体2的读存储器访问，
203是组件804对存储体1的读存储器访问，
204是组件806对存储体0的读存储器访问。
组件804、805、806例如具有CPU和纠错块等，通过SDRAM808执行主计算机与微计算机之间的数据传送，或用纠错块纠正差错数据。以写入或读出数据为8字节的存储体访问数据单元对SDRAM808的同一存储体进行组件804、805、806的存储器访问请求。
首先，说明协调电路101眼前允许存储器访问的存储体与下一个存储器访问请求的存储体相同的情况。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，以说明组件804从SDRAM808读出数据时存储器控制装置105的运作。
组件804访问SDRAM808时，通过存储器控制装置105进行存储地址、数据、控制信号的收发。从组件804对协调电路101输出存储器请求(图2(B))时，如果不存在其它输出对SDRAM808的读存储器请求的组件，协调电路101就对组件804送回存储器访问允许信号(图2(C))。在组件804提出所述存储器访问的同时，其它组件(组件805、806)也输出存储器请求(图2(D)、(F))时，按照访问SDRAM808的优先级，对优先级高的组件送回存储器访问允许信号。
设存储器控制装置105在对SDRAM808的存储体1作访问中(图2(H)201)，从组件804输出对SDRAM808的存储体1的存储器访问请求(图2(B))，与此同时，输出组件805对存储体2的读存储器请求(图2(D))和组件806的对存储体0的读存储器请求(图2(F))。输出组件804对SDRAM808的存储体1的读存储器请求(图2(B))时，协调电路101在请求接收块1001接收读存储器请求和存储地址，用存储体判断单元1002判断为是与对存储器控制装置105正在访问的存储体1的读存储器访问(图2(H)201)相同的存储体的存储器访问请求，并指示允许信号产生块1005产生对第2优先级的组件805的允许信号。请求接收块1001使组件804输出的对存储体1的存储器请求的优先级降低，并指示控制信号产生块1006产生对次高优先级的组件805的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图2(E))送回组件805(优先级变换处理)。
控制信号产生块1006接受来自所述请求接收块1001的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。
地址产生块103根据协调电路101输出的地址产生控制信号，接收允许访问的组件805发来的存储地址，并将其输出到SDRAM808。
命令产生块102根据协调电路101输出的命令产生控制信号，产生RAS(RowAddress Strobe：行地址选通)、CAS(Column Address Strobe：列地址选通)等存储器命令，并将所述存储器命令输出到SDRAM808，执行组件805对存储体2的读存储器访问202。数据锁存块104取入从SDRAM808读出的数据，将其输出到组件805。
SDRAM808根据命令产生块102输出的存储器命令和地址产生块103输出的存储地址，从SDRAM808读出数据D20、D21。D21意味着后续于D20的数据，并且用1个地址输入能输出2个字的数据(“脉冲串长度”＝“2”)。按末尾数据(即该2个字输出时为数据D21等)的输出定时自动执行各存储体的预充电。对存储体0、存储体1、存储体3的预充电也相同。组件805对存储体2的读存储器访问202结束时，按照存储器访问的优先级执行组件804对存储体1的读存储器访问203，接着又执行组件806对存储体0的读存储器访问204。
下面，说明协调电路101使对访问与眼前允许访问的存储体相同的存储体的组件的存储器访问优先级降低的情况。
将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，组件804、组件805和组件806分别对存储体1、存储体2和存储体0的存储器访问请求。
协调电路101眼前允许的访问是对存储体1的读存储器访问而且存储器控制装置105正在对存储体1作读存储器访问(图2(H)201)时，所述存储体判断单元1002使在眼前允许存储器访问的时刻输出对存储体1的访问请求的组件804的存储器访问优先级降低。
从组件804输出对SDRAM808的存储体1的存储器访问请求(图2(B))，与此同时，输出组件805对存储体2的读存储器请求(图2(D))和组件806对存储体0的读存储器请求(图2(F))，则请求接收块1001指示允许信号产生块1005产生对组件805的允许信号，同时还指示控制信号产生块1006产生对组件805的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图2(E))送回到组件805(优先级变换处理)。
控制信号产生块1006接受来自所述请求接收块1001的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。
关于命令产生块102和地址产生块103以及数据锁存块104的运作、组件805对存储体2的读存储器访问202及其后的运作，与协调电路101眼前允许存储器访问的存储体和下一个存储器访问请求的存储体为同一个时相同，因而省略。
接着，说明使对访问与协调电路101眼前允许存储器访问的存储体不同的存储体的组件的存储器访问优先级升高的情况。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，组件804、组件805和组件806分别对存储体1、存储体2和存储体0的存储器访问请求。
协调电路101眼前允许的访问是对存储体1的读存储器访问而且存储器控制装置105正在对存储体1作读存储器访问(图2(H)201)时，所述存储体判断单元1002为了在眼前允许存储器访问的时刻访问不同的存储体，使次高优先级的组件805的存储器访问优先级升高。
从组件804输出对SDRAM808的存储体1的存储器访问请求(图2(B))，与此同时，输出组件805对存储体2的读存储器请求(图2(D))和组件806对存储体0的读存储器请求(图2(F))，则请求接收块1001指示允许信号产生块1005产生对组件805的允许信号，同时还指示控制信号产生块1006产生对组件805的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图2(E))送回到组件805(优先级变换处理)。
控制信号产生块1006接受来自所述请求接收块1001的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。
关于命令产生块102和地址产生块103以及数据锁存块104的运作、组件805对存储体2的读存储器访问202及其后的运作，与协调电路101眼前允许存储器访问的存储体和下一个存储器访问请求的存储体为同一个时相同，因而省略。
接着，用图9说明协调电路101在组件对与眼前允许存储器访问的存储体相同的存储体的访问请求时，选择下一个允许访问的组件的情况。图9是实施方式1中同一存储体连续时选择下一个允许访问的组件的情况下的时序图。
图9中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示组件804输出到协调电路101的存储器请求，
(C)表示协调电路101送回到组件804的存储器访问允许信号，
(D)表示组件805输出到协调电路101的存储器请求，
(E)表示协调电路101送回到组件805的存储器访问允许信号，
(F)表示组件806输出到协调电路101的存储器请求，
(G)表示协调电路101送回到组件806的存储器访问允许信号，
(H)表示存储器控制装置105对SDRAM808执行的存储器访问，
(I)表示从SDRAM808读出的读数据。
1101是对存储器控制装置105正在访问的存储体1的读存储器访问，
1102是组件806对存储体0的读存储器访问，
1103是组件804对存储体1的读存储器访问，
1104是组件805对存储体2的读存储器访问。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，从而存储体相同时优先级指定单元1004将产生对同一存储体的访问时的优先级设定成按存储体806、805、804的顺序从高到低。而且，组件804、组件805和组件806分别对存储体1、存储体2和存储体0输出存储器访问请求。
协调电路101眼前允许的访问是对存储体1的读存储器访问而且存储器控制装置105正在对存储体1作读存储器访问(图9(H)1101)时，输出组件804对SDRAM808的存储体1的读请求(图9(B))，则协调电路101在请求接收块1001接收读存储器请求和存储地址，用存储体判断单元1002判断为是与对存储器控制装置105正在访问的存储体1的读存储器访问(图9(H)1101)相同的存储体的存储器访问请求，并按照存储体相同时优先级指定单元1004的设定，指示允许信号产生块1005产生对最高优先级的组件806的允许信号，同时还指示控制信号产生块1006产生对组件806的储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图9(G))送回组件806(优先级变换处理)。
控制信号产生块1006接受来自所述请求接收块1001的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。
地址产生块103根据协调电路101输出的地址产生控制信号，接收允许访问的组件805发来的存储地址，并将其输出到SDRAM808。命令产生块102根据协调电路101输出的命令产生控制信号，产生RAS、CAS等存储器命令，并将所述存储器命令输出到SDRAM808，执行组件806对存储体0的读存储器访问1102。
组件806对存储体0的读存储器访问1102结束时，按照存储器访问的优先级执行组件804对存储体1的读存储器访问1103，接着又执行组件805对存储体2的读存储器访问1104。
由于以上的组成，对SDRAM808而言，存储器控制装置105正在访问的存储体与成为下一个访问的组件的存储器访问请求对象的存储体相同时，协调电路101使输出对相同存储体的存储器访问的组件的优先级降低，或使输出对不同存储体的存储器访问请求的优先级升高，能连续访问不同的存储体，从而消除不能访问SDRAM808的等待周期，使处理时间能得到改善。
又，产生存储地址的多个组件能产生存储地址而不知所述存储器控制装置正在访问的存储体。
本实施方式1中，将SDRAM808被设定成“脉冲串长度”＝“2”时作为一个例子进行说明，但例如设定成“脉冲串长度”＝“4”、“8”等其他值时，也能取得同样的效果。
本实施方式1中，将SDRAM808被设定成“CAS潜伏时间”＝“3”时作为一个例子进行了说明，但例如设定成“CAS潜伏时间”＝“2”等其他值时，也能取得同样的效果。
本实施方式1中，以对SDRAM808的优先级按组件804、805、806从高到低为例进行了说明，但结构上也可做成能从外部设定存储器访问优先级指定单元1003，使组件804、805、806的优先级改变，该情况下也能取得与本实施方式相同的效果。
本实施方式1中，以按组件806、805、804的顺序使产生对同一存储体的存储器访问时的优先级从高到低为例进行了说明，但结构上也可做成能从外部设定存储体相同时优先级指定单元1004，改变组件804、805、806的优先级，该情况下也能取得同样效果。
本实施方式1中，以SDRAM808的例子说明了存储器，但不限于SDRAM，对其他同步式存储器也能取得同样效果。
实施方式2
下面，用图1、图3、图10和图11说明第9至第14本发明的实施方式。图3是实施方式2的主要信号时序图，图10是示出实施方式2的协调电路101的框图，图11是示出实施方式2的数据锁存块104的框图。
关于存储器控制装置105的组成，因为与实施方式1的组成(图1)相同，使其图中标号相同，省略说明。
如图1、图10所示，所述协调电路101的组成部分包括含有接收来自所述多个组件804、805、806的存储器请求和存储地址并根据收到的存储地址判断眼前允许存储器访问的后半部分存储体和下一个存储器访问请求的前半部分存储体是否对同一存储体的访问的存储体判断单元1202并且指示产生允许信号的请求接收块1201、指定来自所述多个组件804、805、806的存储器访问的优先级的存储器访问优先级指定单元1003、接受来自所述请求接收块1001的允许信号产生指示并对允许访问所述SDRAM808的组件输出允许信号的允许信号产生块1005、以及接受来自所述请求接收块1001的控制信号产生指示并产生命令产生控制信号、地址产生控制信号和数据锁存控制信号的控制信号产生块1006。
如图1、图11所示，所述数据锁存块104的组成部分包括接收来自所述多个组件804、805和806的写数据并加以锁存的写数据锁存块1301、根据来自所述协调电路101的数据锁存控制信号改变所述写数据锁存块1301输出的存储体访问数据的顺序并改变作为写数据输出到所述存储器或输出到后文所述的读数据锁存块1303的存储体访问数据的顺序后作为读数据输出到允许对所述存储器作读访问的组件的数据改变块1302、以及接收从所述SDRAM808读出的读数据并加以锁存的读数据锁存块1303。
图3中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示组件804输出到协调电路101的存储器请求，
(C)表示协调电路101送回到组件804的存储器访问允许信号，
(D)表示存储器控制装置105对SDRAM808执行的存储器访问，
(E)表示从SDRAM808读出的读数据，
(F)表示传送到各组件的数据。
301是存储器控制装置105对访问中的存储体1的读存储器访问，
302是组件804对存储体1的读存储器请求，
303是组件804对存储体2的读存储器请求，
304是组件804对存储体2的读存储器访问，
305是组件804对存储体1的读存储器访问，
306是从SDRAM808的组件2读出的8字节存储体读数据，
307是从SDRAM808的组件1读出的8字节存储体读数据。
本发明实施方式2的存储器控制装置与上述实施方式1的不同点是：上述实施方式1以8字节的存储体访问数据单元进行来自多个组件804、805、806的存储器访问请求，而本实施方式2以属于不同的存储体的2组8字节存储体访问数据所构成的16字节成组访问数据单元进行存储器访问请求。因此，协调电路101在眼前允许存储器访问的后半部分存储体与下一个存储器访问请求的前半部分相同时，改变成组访问数据内的存储体访问数据的顺序，控制对SDRAM808的访问，以连续访问所述SDRAM808的不同存储体。此功能与上述实施方式1的不同。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，以说明组件804从SDRAM808读出数据时存储器控制装置105的运作。
组件804访问SDRAM808时，通过存储器控制装置105进行存储地址、数据、控制信号的收发。从组件804对协调电路101输出存储器请求(图3(B))时，如果不存在其它输出对SDRAM808的读存储器请求的组件，协调电路101就对组件804送回存储器访问允许信号(图3(C))。在组件804输出所述存储器访问的同时，其它组件(组件805、806)也输出存储器请求时，按照访问SDRAM808的优先级，对优先级高的组件送回存储器访问允许信号。
设存储器控制装置105正在对SDRAM808的存储体1访问(图3(D)301)的期间，从组件804对SDRAM808的存储体1、存储体2依次输出存储器访问请求(图3(B)302、303)。从组件804输出存储器访问请求302、303时，协调电路101在请求接收块1201接收存储器访问请求和存储地址。在存储体判断单元1202判断为：读出存储器控制装置105正在访问的后半部分8字节存储体访问数据的对存储体1的存储器访问301和读出从组件804输出的前半部分8字节存储体访问数据的读存储器请求302是对同一存储体的存储器访问请求；从而请求接收块1201指示允许信号产生块1005产生对组件804的允许信号。进而，请求接收块1201改变读出前半部分8字节存储体访问数据的读存储器请求302和读出后半部分8字节存储体访问数据的读存储器请求303的存储器访问顺序，并指示控制信号产生块1006产生对读出后半部分8字节存储体访问数据的读存储器请求303的控制信号。允许信号产生块1005将存储器访问允许信号(图3(B))送回组件804(访问顺序变换处理)。
控制信号产生块1006接受来自所述请求接收块1001的控制信号产生指示，产生命令产生控制信号、地址产生信号和数据锁存控制信号。
地址产生块103根据协调电路101输出的地址产生控制信号接收来自允许访问的组件804的存储地址，改变存储器访问顺序后，将其输出到SDRAM808。命令产生块102根据协调电路101输出的命令产生控制信号执行对存储体2的读存储器访问304后，执行对存储体1的读存储器访问305。
SDRAM808根据命令产生块102输出的存储器命令和地址产生块103输出的存储地址，从SDRAM808读出D20、D21的8字节存储体访问数据306和D10、D11的8字节存储体访问数据307。
数据锁存块104在读数据锁存块1303锁存按照协调电路101中改变后的访问顺序(对存储体2访问后，访问存储体1)从SDRAM808读出的存储体访问数据306、307，并且在数据改变块1302根据协调电路101输出的数据锁存控制信号将从SDRAM808读出的存储体访问数据306、307改变成从组件804输出存储器请求302、303的原访问顺序(对存储体1访问后，访问存储体2)后，输出到组件804(读出数据顺序变换处理)。
由于以上的组成，对SDRAM808而言，存储器控制装置105正在访问的后半部分存储体与成为下一个访问的组件的存储器访问请求的前半部分访问对象的存储体相同时，协调电路101改变前半部分访问和后半部分访问的访问顺序，能连续访问不同的存储体，从而消除不能访问SDRAM808的等待周期，使处理时间能得到改善。
又，产生存储地址的多个组件能产生存储地址而不知所述存储器控制正在访问的存储体。
在改变对SDRAM808的存储体访问数据的访问顺序时，通过从SDRAM808读出16字节成组访问数据，存放到数据锁存块104，同时数据锁存块104还以从SDRAM808读出存放的存储体访问数据的顺序相反的顺序对进行存储器访问的组件传送该成组访问数据，使进行存储器访问请求的组件也能接收从SDRAM808读出的成组访问数据而不知存储体不同。
本实施方式2中，将SDRAM808被设定成“脉冲串长度”＝“2”时作为一个例子进行说明，但例如设定成“脉冲串长度”＝“4”、“8”等其他值时，也能取得同样效果。
本实施方式2中，将SDRAM808被设定成“CAS潜伏时间”＝“3”时作为一个例子进行了说明，但例如设定成“CAS潜伏时间”＝“2”等其他值时，也能取得同样效果。
本实施方式2中，与实施方式1相同，结构上也可做成能从外部设定存储器访问优先级指定单元1003，使组件804、805、806的优先级改变，该情况下也能取得同样效果。
本实施方式2中，以SDRAM808的例子说明了存储器，但不限于SDRAM，对其它同步式存储器也能取得同样效果。
实施方式3
下面，用图1、图4和图12说明第15至19本发明的实施方式。图4是实施方式3的主要信号时序图，图12是示出实施方式3的协调电路的框图。
关于存储器控制装置105的组成，因为与实施方式1的组成(图1)相同，使其图中标号相同，省略说明。
如图1、图12所示，所述协调电路101的组成部分包括含有接收来自所述多个组件804、805和806的存储器请求并根据收到的存储器请求判断所请求存储器访问的数据单元的数据单元判断单元1402而且指示产生允许信号的请求接收块1401、指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元1003、在来自所述多个组件的存储器访问请求是存储体访问数据单元时指定设置的等待周期数的等待周期指定单元1403、接受来自所述请求接收块1401的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块1005、以及接受来自所述请求接收块1401的控制信号产生指示并产生各控制信号的控制信号产生块1006。
图4中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示组件805输出到协调电路101的存储器请求，
(C)表示协调电路101送回到组件805的存储器访问允许信号，
(D)表示组件806输出到协调电路101的存储器访问请求，
(E)表示协调电路101送回到组件806的存储器访问允许信号，
(F)表示存储器控制装置105对SDRAM808执行的存储器访问。
401是对存储器控制装置105正在访问的存储体1的存储器访问，
402是组件805对存储体1的存储器请求，
403是组件805对存储体1的存储器访问，
404是对存储器控制装置105正在访问的存储体1的存储器访问，
405是组件806对存储体2的存储器请求，
406是组件806对存储体2的存储器访问。
本发明实施方式3的存储器控制装置与上述实施方式2的不同点是：上述实施方式2以属于不同存储体的2组8字节存储体访问数据所构成的16字节成组访问数据单元进行来自多个字节804、805、806的存储器访问请求，而实施方式3存在以所述16字节成组访问数据单元进行存储器访问请求的组件和以8字节存储体访问数据单体进行存储器访问请求的组件。因此，协调电路101允许多个组件804、805、806中以所述存储体访问数据单体进行存储器访问请求的组件805、806发来的存储器访问请求时，所述请求接收块1401设置等待周期指定单元1403中设定的周期数的等待周期，控制成所述存储体访问数据单元的存储器访问周期数与所述成组访问数据单元的存储器访问周期数相同。此功能与实施方式2的不同。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，并设等待周期指定单元1403中设定1个字节访问数据份额的等待周期数，以说明用字节访问数据单体进行存储器访问请求的组件805从与协调电路101眼前允许存储器访问的存储体相同的存储体读出数据时存储器控制装置105的运作。组件805访问SDRAM808时，通过存储器控制装置105进行存储地址、数据、控制信号的收发。从组件805对协调电路101输出存储器请求(图4(B))时，如果不存在其它输出对SDRAM808的读存储器请求的组件，协调电路101就对组件805送回存储器访问允许信号(图4(C))。在组件805输出所述存储器访问的同时，其它组件(组件805、806)也输出存储器请求(图4(D))时，按照访问SDRAM808的优先级，对优先级高的组件送回存储器访问允许信号。
设存储器控制装置105正在对SDRAM808的存储体1访问(图4(F)401)的期间，从组件805对SDRAM808的存储体1输出读存储器请求(图4(B)402)。从组件805输出读存储器请求(图4(B)402)时，协调电路101在请求接收块1401接收存储器请求，在数据单元判断单元1402判断组件805发来的存储器访问请求的数据单元，指示允许信号产生块1005产生对组件805的允许信号，同时还设置等待周期指定单元1403中设定的1个字节访问数据份额的等待周期数，并指示控制信号产生块1006产生对组件805的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图4(C))送回到组件805(访问等待处理)。
控制信号产生块1006接受来自所述请求接收块1401的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。按照产生的控制信号，对SDRAM808执行存储器访问403。
即，地址产生块103根据协调电路101输出的地址产生控制信号，接收允许访问的组件805发来的存储地址，并设置1个存储体访问数据份额的等待周期后，将其输出到SDRAM808。命令产生块102根据协调电路101输出的命令产生控制信号，设置1个存储体访问数据份额的等待周期，并执行存储器访问403。
接着，说明以字节访问数据单体进行存储器访问请求的组件806从与协调电路101眼前允许存储器访问的存储体不同的存储体读出数据时存储器控制装置105的运作。
组件806访问SDRAM808时，与组件805访问SDRAM808时相同，通过存储器控制装置105进行存储地址、数据、控制信号的收发。从组件806对协调电路101输出存储器请求(图4(D))时，如果不存在其它输出对SDRAM808的读存储器请求的组件，协调电路101就对组件806送回存储器访问允许信号(图4(E))。在组件806提出所述存储器访问的同时，其它组件(组件805)也输出存储器请求(图4(B))时，按照访问SDRAM808的优先级，对优先级高的组件送回存储器访问允许信号。
设存储器控制装置105正在对SDRAM808的存储体1访问(图4(F)404)的期间，从组件806对SDRAM808的存储体2输出读存储器请求(图4(B)405)。从组件806输出读存储器请求(图4(B)405)时，协调电路101在请求接收块1401接收存储器请求，在数据单元判断单元1402判断组件806发来的存储器访问请求的数据单元，指示允许信号产生块1005产生对组件806的允许信号，同时还设置等待周期指定单元1403中设定的1个字节访问数据份额的等待周期数，并指示控制信号产生块1006产生对组件806的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图4(E))送回到组件806(访问等待处理)。
控制信号产生块1006接受来自所述请求接收块1401的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。按照产生的控制信号，对SDRAM808执行存储器访问406。
地址产生块103根据协调电路101输出的地址产生控制信号，接收允许访问的组件805发来的存储地址，并设置1个存储体访问数据份额的等待周期后，将其输出到SDRAM808。命令产生块102根据协调电路101输出的命令产生控制信号，设置1个存储体访问数据份额的等待周期，并执行存储器访问406。
由于以上的组成，协调电路101允许8字节存储体访问数据单元的存储器访问请求时，设置等待周期指定单元1403中设定的1个字节访问数据份额的等待周期数，并指示控制信号产生块1006产生对组件806的控制信号，从而能实现存储器访问而不影响眼前存储器访问的存储体，并且能减少用存储体访问数据单体进行存储器访问所需的电路。
本实施方式3中，将SDRAM808被设定成“脉冲串长度”＝“2”时作为一个例子进行说明，但例如设定成“脉冲串长度”＝“4”、“8”等其他值时，也能取得同样效果。
本实施方式3中，将SDRAM808被设定成“CAS潜伏时间”＝“3”时作为一个例子进行了说明，但例如设定成“CAS潜伏时间”＝“2”等其他值时，也能取得同样效果。
本实施方式3中，与实施方式1相同，结构上也可做成能从外部设定存储器访问优先级指定单元1003，使组件804、805、806的优先级改变，该情况下也能取得同样效果。
本实施方式3中，以设置1个存储体访问数据份额的等待周期的例子进行了说明，但结构上也可做成能从外部设定等待周期指定单元1403，该情况下也能取得同样效果。
本实施方式3中，以SDRAM808的例子说明了存储器，但不限于SDRAM，对其它同步式存储器也能取得同样效果。
实施方式4
下面，用图1、图5、图13和图14说明第20至26本发明的实施方式。图5是实施方式4的主要信号时序图，图13是示出实施方式4的协调电路的框图。
关于存储器控制装置105的组成，因为与实施方式1的组成(图1)相同，使其图中标号相同，省略说明。
如图1、图13所示，所述协调电路101的组成部分包括含有接收来自所述多个组件804、805和806的存储器请求并根据收到的存储器请求判断所请求存储器访问的类型的存储器请求判断单元1502并且指示产生允许信号的请求接收块1501、指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元1003、在眼前允许的存储器访问是读访问时选择下一个允许读访问的组件的读访问时优先级指定单元1503、接受来自所述请求接收块的允许信号产生指示并对允许访问所述存储器的组件输出允许信号的允许信号产生块1005、以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块1006。
图5中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示组件804输出到协调电路101的存储器请求，
(C)表示协调电路101送回到组件804的存储器访问允许信号，
(D)表示组件805输出到协调电路101的存储器访问请求，
(E)表示协调电路101送回到组件805的存储器访问允许信号，
(F)表示存储器控制装置105对SDRAM808执行的存储器访问。
501是对存储器控制装置105正在访问的存储体1的存储器访问，
502是组件804对存储体2的写存储器请求，
503是组件805对存储体0的读存储器请求，
504是组件805对存储体0的读存储器访问，
505是组件804对存储体2的写存储器访问。
本发明实施方式4的存储器控制装置的功能与上述实施方式1的功能不同，上述实施方式1的协调电路101改变多个组件804、805、806的存储器访问优先级，使其访问与眼前允许存储器访问的存储体不同的存储体，而实施方式4的协调电路101在眼前允许的存储器访问是读访问时，改变所述多个组件的存储器访问优先级。
首先，说明协调电路101眼前允许的存储器访问是读访问，而且下一个存储器请求存在读访问的情况。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，以说明组件804对SDRAM808写入数据时存储器控制装置105的运作。
组件804访问SDRAM808时，通过存储器控制装置105进行存储地址、数据、控制信号的收发。从组件804对协调电路101输出存储器请求(图5(B))时，如果不存在其它输出对SDRAM808的读存储器请求的组件，协调电路101就对组件804送回存储器访问允许信号(图5(C))。在组件804提出所述存储器访问的同时，其它组件(组件805、806)也输出存储器请求(图5(D))时，按照访问SDRAM808的优先级，对优先级高的组件送回存储器访问允许信号。
设存储器控制装置105正在对SDRAM808的存储体1作读访问(图5(F)501)的期间，从组件804对SDRAM808的存储体1输出写存储器请求(图5(B)502)，与此同时，组件805对SDRAM的存储体0输出读存储器请求(图5(D)503)。协调电路101在请求接收块1501接收组件804、805输出的存储器请求，在访问请求判断单元1502判断为组件805输出与眼前允许的读访问(图5(F)501)相同的读访问请求，从而指示允许信号产生块1005产生对组件805的允许信号，同时使组件805输出的对SDRAM808的存储体0的读存储器请求503的优先级高于组件804输出的对存储体2的写存储器请求，并指示控制信号产生块1006产生对组件805的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图5(E))送回到组件805(读访问优先处理)。
控制信号产生块1006接受来自所述请求接收块1501的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。按照产生的控制信号，对SDRAM808执行读存储器访问。
然后，设置从SDRAM808读出数据的等待周期，受理组件804对SDRAM808的存储体2的写存储器请求502，将存储器访问允许信号(图5(C))送回组件804，并执行组件804对存储体2的写存储器访问505。
命令产生块102、地址产生块103和数据锁存块104的运作与实施方式1的相同，因而省略。
接着，说明协调电路101眼前允许的存储器访问是读访问时，提高读访问的优先级的情况。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，并设组件804对存储体2输出写存储器请求，组件805对存储体0输出读存储器请求。
在协调电路101眼前允许的访问是读访问，而且存储器控制装置105正在对存储体1作读存储器访问(图5(F)501)时，访问请求判断单元1502在眼前允许读访问的时刻，使写访问的优先级降低。组件804输出对SDRAM808的存储体2的写存储器请求(图5(B)502)，与此同时，组件805输出对存储体0的读存储器请求(图5(D)503)，则指示允许信号产生块1005产生对组件805的允许信号，同时还指示控制信号产生块1006产生对组件805的存储器请求的控制信号。允许信号产生块1005将存储器访问允许信号(图5(E))送回到组件805(读访问优先处理)。
控制信号产生块1006接受来自所述请求接收块1501的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。按照产生的控制信号，对SDRAM808执行读存储器访问。然后，设置从SDRAM808读出数据的等待周期，受理组件804对SDRAM808的存储体2的写存储器请求502，将存储器访问允许信号(图5(C))送回组件805，并执行组件804对存储体2的写存储器访问505。
命令产生块102、地址产生块103和数据锁存块104的运作与实施方式1的相同，因而省略。
接着，用图14说明协调电路101眼前允许的存储器访问是读访问时，选择下一个允许读访问的组件的情况。图14是实施方式4中，在协调电路101眼前允许的存储器访问是读访问时，接着允许读访问的情况下的时序图。
图14中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示组件804输出到协调电路101的存储器请求，
(C)表示协调电路101送回到组件804的存储器访问允许信号，
(D)表示组件805输出到协调电路101的存储器请求，
(E)表示协调电路101送回到组件805的存储器访问允许信号，
(F)表示组件806输出到协调电路101的存储器请求，
(G)表示协调电路101送回到组件806的存储器访问允许信号，
(H)表示存储器控制装置105对SDRAM808执行的存储器访问。
1601是对存储器控制装置105正在访问的存储体1的读存储器访问，
1602是组件806对存储体0的读存储器访问，
1603是组件804对存储体2的写存储器访问，
1604是组件805对存储体1的读存储器访问。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，在读访问时优先级指定单元1503设定成眼前允许的存储器访问是读访问时，下一个允许读访问的组件的优先级按组件806、805、804的顺序从高到低，并设组件804对存储体2输出写存储器请求，组件805对存储体1输出读存储器请求，组件806对存储体0输出读存储器请求。
在协调电路101眼前允许的访问是对存储体1读访问，而且存储器控制装置105正在对存储体1作读存储器访问(图14(H)1601)时，输出组件804对SDRAM808的存储体2的写存储器请求(图14(B))，则协调电路101在请求接收块1501接收组件804、805、806输出的存储器请求，在访问请求判断单元1502判断为组件805、806输出与眼前允许的读访问(图14(H)1601)相同的读访问(图14(D)、(F))，并按照读访问时优先级指定单元1503的设定，指令允许信号产生块1005产生对组件806的允许信号。与此同时，指示控制信号产生块1006产生对组件806的存储器请求的控制信号。允许信号产生块1005将存储器访问允许信号(图14(G))送回到组件806(读访问时优先级变换处理)。
地址产生块103根据协调电路101输出的地址产生控制信号，接收允许访问的组件806发来的存储地址，将其输出到SDRAM808。命令产生块102根据协调电路101输出的命令产生控制信号产生RAS、CAS等存储器命令，将其输出到SDRAM808，并执行组件806对存储体0的读存储器访问1602。
组件806对存储体0的读存储器访问1602结束时，按照允许存储器访问的优先级执行组件804对存储体2的读存储器访问1603后，执行组件805对存储体1的读存储器访问1604。
由于以上的组成，对SDRAM808而言，存储器控制装置105正在作读存储器访问的情况下，协调电路101改变存储器访问请求的优先级，使读访问的优先级升高，并连续进行读访问，从而消除不能访问SDRAM808的等待周期，使处理时间能得到改善。
本实施方式4中，将SDRAM808被设定成“脉冲串长度”＝“2”时作为一个例子进行说明，但例如设定成“脉冲串长度”＝“4”、“8”等其他值时，也能取得同样效果。
本实施方式4中，将SDRAM808被设定成“CAS潜伏时间”＝“3”时作为一个例子进行了说明，但例如设定成“CAS潜伏时间”＝“2”等其他值时，也能取得同样效果。
本实施方式4中，与实施方式1相同，结构上也可做成能从外部设定存储器访问优先级指定单元1003，使组件804、805、806的优先级改变，该情况下也能取得同样效果。
本实施方式4中，进行说明的例子为：眼前允许访问的存储器访问是读访问时，使下一个允许读访问的组件的优先级按组件806、805、804的顺序从高到低；但结构上也可做成能从外部设定读访问时优先级指定单元1503，改变组件804、805、806的优先级，该情况下也能取得同样效果。
本实施方式4中，以SDRAM808的例子说明了存储器，但不限于SDRAM，对其它同步式存储器也能取得同样效果。
实施方式5
下面，用图6、图7、图15和图16说明第27至33本发明的实施方式。图6是示出本发明的存储器控制装置的框图，图7是实施方式5的主要信号时序图，图15是示出实施方式5的协调电路的框图。
图6中，此存储器控制装置105的协调电路101、命令产生块102、地址产生块103、数据锁存块104与实施方式1的组成相同，省略说明。本实施方式5为了保持SDRAM808的内部数据，具有每一定时间对协调电路101输出刷新请求信号的刷新请求块601。
如图15所示，所述协调电路101的组成部分包括含有接收来自所述刷新请求块601的刷新请求和来自所述多个组件804、805、806的存储器请求并根据收到的刷新请求和存储器请求判断所请求存储器访问的类型的存储器请求判断单元1502并且指示产生允许信号的请求接收块1701、指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元1003、在所述刷新请求块输出刷新请求并且所述协调电路眼前允许的存储器访问是写访问时选择下一个允许读访问存储器的组件的写访问时优先级指定单元1702、接受来自所述请求接收块1701的允许信号产生指示并对允许访问所述SDRAM808的组件输出允许信号的允许信号产生块1005、以及接受来自所述请求接收块1701的控制信号产生指示并产生命令产生控制信号和地址产生控制信号以及数据锁存控制信号的控制信号产生块1006。
图7中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示刷新请求块601输出的刷新请求信号，
(C)表示协调电路101送回到刷新请求块601的刷新允许信号，
(D)表示组件804输出到协调电路101的存储器请求，
(E)表示协调电路101送回到组件804的存储器访问允许信号，
(F)表示组件805输出到协调电路101的存储器请求，
(G)表示协调电路101送回到组件805的存储器访问允许信号，
(H)表示存储器控制装置105对SDRAM808执行的存储器访问。
701是对存储器控制装置105正在访问的存储体1的写存储器访问，
702是组件804对存储体1的读存储器访问，
703是刷新请求块601的刷新操作，
704是组件805对存储体0的读存储器访问。
本发明实施方式5的存储器控制装置的功能与上述实施方式4的功能不同，上述实施方式4的协调电路101在眼前允许的存储器访问是读访问时，改变所述多个组件的存储器访问优先级，而实施方式5则在眼前允许的存储器访问是写访问时，改变所述多个组件的存储器访问优先级。
首先，说明协调电路101眼前允许的存储器访问是写访问，而且从刷新请求块输出刷新请求的情况。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，并设存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按刷新请求块601、组件804、805、806的顺序从高到低，以说明刷新请求块601对SDRAM808执行刷新操作时存储器控制装置105的运作。
刷新请求块601访问SDRAM808时，通过存储器控制装置105进行控制信号的收发。刷新请求块601对协调电路101输出刷新请求信号(图7(B))时，如果不存在其它输出对SDRAM808的读存储器请求的组件，协调电路101就对刷新请求块601送回刷新允许信号(图7(C))。在刷新请求块601输出所述刷新请求信号的同时，其它组件(组件804、805、806)也输出存储器请求(图7(D)、(F))时，按照访问SDRAM808的优先级，对优先级高的组件送回存储器访问允许信号。
设存储器控制装置105正在对SDRAM808的存储体1作写访问(图7(H)701)的期间，刷新请求块601输出刷新请求信号(图7(B))，与此同时，输出组件804对存储体1的读存储器请求(图7(D))和组件805对存储体0的读存储器请求(图7(F))。协调电路101在请求接收块1701接收刷新请求块601输出的刷新请求和组件804、805输出的存储器请求，在访问请求判断单元1502判断为输出刷新请求(图7(B))，从而指示允许信号产生块1005产生对组件804的允许信号，同时使刷新请求块输出的刷新请求的优先级降低，并指示控制信号产生块1006产生对组件804的存储器访问请求的控制信号。允许信号产生块1005将存储器访问允许信号(图7(E))送回到组件804(刷新顺序变换处理)。
控制信号产生块1006接受来自所述请求接收块1701的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。按照产生的控制信号，对SDRAM808执行读存储器访问702。
然后，对SDRAM808执行刷新操作703，并且刷新操作结束时，受理组件805对SDRAM808的存储体0的读存储器请求(图7(F))，将存储器访问允许信号(图7(G))送回组件805，并执行组件805对存储体0的读存储器访问704。
命令产生块102、地址产生块103和数据锁存块104的运作与实施方式1的相同，因而省略。
接着，说明协调电路101眼前允许的存储器访问是写访问时，使刷新请求的优先级降低的情况。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按组件804、805、806的顺序从高到低，并设刷新请求块601输出刷新请求信号，组件804输出对存储体1的读存储器请求，组件805对存储体0输出读存储器请求。
在协调电路101眼前允许的访问是写访问，而且存储器控制装置105正在对存储体0作写存储器访问(图7(H)701)时，访问请求判断单元1502在眼前允许写访问的时刻，使刷新请求的优先级降低。组件804输出对SDRAM808的存储体1的写存储器请求(图7(D))，与此同时，组件805输出对存储体0的读存储器请求(图7(F))，则请求接收块1701指示允许信号产生块1005产生对组件804的允许信号，同时还指示控制信号产生块1006产生对组件804的存储器请求的控制信号。允许信号产生块1005将存储器访问允许信号(图7(E))送回到组件804(刷新顺序变换处理)。
控制信号产生块1006接受来自所述请求接收块1701的控制信号产生指示，产生命令产生控制信号、地址产生控制信号和数据锁存控制信号。按照产生的控制信号，对SDRAM808执行读存储器访问702。
然后，对SDRAM808执行刷新操作703，并且刷新操作结束时，受理组件805对SDRAM808的存储体0的读存储器请求(图7(F))，将存储器访问允许信号(图7(G))送回组件805，并执行组件805对存储体0的读存储器访问704。
命令产生块102、地址产生块103和数据锁存块104的运作与实施方式1的相同，因而省略。
接着，用图16说明协调电路101眼前允许的存储器访问是写访问时，选择下一个允许读访问的组件的情况。图16是实施方式5中，在协调电路101眼前允许的存储器访问是写访问时，接着允许读访问的情况下的时序图。
图16中，
(A)表示SDRAM808运作的时钟脉冲，
(B)表示刷新请求块601输出的刷新请求信号，
(C)表示协调电路101对刷新请求块601的刷新允许信号，
(D)表示组件804输出到协调电路101的存储器请求，
(E)表示协调电路101送回到组件804的存储器访问允许信号，
(F)表示组件805输出到协调电路101的存储器请求，
(G)表示协调电路101送回到组件805的存储器访问允许信号，
(H)表示存储器控制装置105对SDRAM808执行的存储器访问。
1801是对存储器控制装置105正在访问的存储体0的存储器访问，
1802是组件805对存储体2的读存储器访问，
1803是刷新请求块601的刷新操作，
1804是组件804对存储体1的读存储器访问。
下面，将SDRAM808具有的模式设定为“CAS潜伏时间”＝“3”，“脉冲串长度”＝“2”，存储器访问优先级指定单元1003将对SDRAM808的优先级设定为按刷新请求块601、组件804、805、806的顺序从高到低，写访问时优先级指定单元1702设定成眼前允许的存储器访问是写访问时，下一个允许读访问的组件的优先级按组件806、805、804、刷新请求块601的顺序从高到低。而且，设刷新请求块601输出刷新请求，组件804对存储体1输出读存储器请求，组件805对存储体2输出读存储器请求。
在协调电路101眼前允许的访问是对存储体0的写访问，而且存储器控制装置105正在对存储体0作写存储器访问(图16(H)1801)时，协调电路101在请求接收块1701接收刷新请求块601输出的刷新请求信号、组件804、805、806输出的存储器请求，在访问请求判断单元1502判断为输出刷新请求(图16(B))、组件804、805发来的读访问(图16(D)、(F))，并按照写访问时优先级指定单元1702的设定，指令允许信号产生块1005产生对组件805的允许信号。与此同时，指示控制信号产生块1006产生对组件805的存储器请求的控制信号。允许信号产生块1005将存储器访问允许信号(图16(G))送回到组件805(写访问时优先级变换处理)。
地址产生块103根据协调电路101输出的地址产生控制信号，接收允许访问的组件805发来的存储地址，将其输出到SDRAM808。命令产生块102根据协调电路101输出的命令产生控制信号产生RAS、CAS等存储器命令，将其输出到SDRAM808，并执行组件805对存储体2的读存储器访问1802。
组件805对存储体2的读存储器访问1802结束时，按照允许存储器访问的优先级执行刷新请求块601的刷新操作1803后，执行组件804对存储体1的读存储器访问1604。
由于以上的组成，对SDRAM808而言，存储器控制装置105正在作读存储器访问的情况下，协调电路101使写访问后的刷新操作的优先级降低，并受理其它组件发来的读访问请求，从而消除不能访问SDRAM808的等待周期，使处理时间能得到改善。
本实施方式5中，将SDRAM808被设定成“脉冲串长度”＝“2”时作为一个例子进行说明，但例如设定成“脉冲串长度”＝“4”、“8”等其他值时，也能取得同样效果。
本实施方式5中，将SDRAM808被设定成“CAS潜伏时间”＝“3”时作为一个例子进行了说明，但例如设定成“CAS潜伏时间”＝“2”等其他值时，也能取得同样效果。
本实施方式5中，与实施方式1相同，结构上也可做成能从外部设定存储器访问优先级指定单元1003，使组件804、805、806的优先级改变，该情况下也能取得同样效果。
本实施方式5中，进行说明的例子为：眼前允许访问的存储器访问是写访问时，使下一个允许读访问的组件的优先级按组件806、805、804的顺序从高到低；但结构上也可做成能从外部设定读访问时优先级指定单元1702，改变组件804、805、806的优先级，该情况下也能取得同样效果。
本实施方式5中，以SDRAM808的例子说明了存储器，但不限于SDRAM，对其它同步式存储器也能取得同样效果。
实施方式6
下面，用图1和图17说明第34至第40本发明的实施方式。图17是示出实施方式6的协调电路的框图。
关于存储器控制装置105，因为与实施方式1的组成(图1)相同，使其图中标号相同，省略说明。
如图1、图17所示，协调电路101结构上做成接收来自所述多个组件804、805、806的存储器请求和存储地址并指示产生允许信号的请求接收块1901包含实施方式1和实施方式4说明的存储体判断单元1002和访问请求判断单元1502，而且其组成部分还包括指定来自所述多个组件804、805和806的存储器访问的优先级的存储器访问优先级指定单元1003、在来自所述多个组件804、805和806的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求而且所述协调电路101眼前允许的存储器访问是读访问时指定改变存储器访问优先级用的协调方法的协调方法指定单元1902、所述协调方法指定单元1902的设定为存储体优先时选择下一个允许访问的组件的存储体相同时优先级指定单元1004、所述协调方法指定单元1902的设定为访问优先时选择下一个允许读访问的组件的读访问时优先级指定单元1503、接受来自所述请求接收块1901的允许信号产生指示并对允许访问所述SDRAM808的组件输出允许信号的允许信号产生块1005、以及接受来自所述请求接收块1901的控制信号产生指示并产生命令产生控制信号和地址产生控制信号以及数据锁存控制信号的控制信号产生块1006。
上述实施方式1的协调电路101改变多个组件804、805、806的存储器访问优先级，使其访问与眼前存储器访问的存储体不同的存储体。上述实施方式4的协调电路101在眼前允许的存储器访问是读访问时，改变多个组件的存储器访问优先级。然而，本发明实施方式6的存储器控制装置，其协调电路101具有指定改变存储器访问优先级用的协调方法的协调方法指定单元1902，在来自所述多个组件804、805、806的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求，而且所述协调电路101眼前允许的存储器访问是读访问时，也按照所述协调方法指定单元1902的设定指定协调方法。这些本实施方式6的存储器控制装置的功能与上述实施方式1和实施方式4不同。
所述协调方法指定单元1902的设定为存储体优先时，请求接收块1901用存储体判断单元1002改变存储器访问的优先级，与上述实施方式1相同，使相同的存储体不连续。
所述协调方法指定单元1902的设定为访问优先时，请求接收块1901用存储体判断单元1002改变存储器访问的优先级，与上述实施方式4相同，使读访问连续。
由于以上的组成，在来自所述多个组件804、805、806的存储器访问请求是对与眼前访问的存储体相同的存储体的访问请求，而且存储器控制装置105正在对SDRAM808作读存储器访问时，协调电路101使输出对同一存储体的存储器访问的组件的优先级降低；或者使输出对不同存储体的存储器访问请求的组件的优先级升高，以便能连续进行读访问；或者协调电路101改变存储器访问请求的优先级，使读访问的优先级升高，连续进行读访问。利用上述作用，能消除不能访问SDRAM808的等待周期，使处理时间得到改善。
本实施方式6中，结构上也可做成能从外部设定协调方法指定单元1902，改变协调方法，该情况下也能取得同样效果。
本实施方式6中，以SDRAM808的例子说明了存储器，但不限于SDRAM，对其他同步式存储器也能取得同样效果。

Claims (6)

1、一种存储器控制装置，对含有多个存储体的存储器进行控制，其特征在于，包括
按一定时间间隔请求刷新操作以保持所述存储器的内部数据的刷新请求块，
对来自多个组件的访问所述存储器用的存储器访问请求和来自所述刷新请求块的刷新请求进行协调的协调电路，
根据来自所述协调电路的控制信号，产生对所述存储器的存储器命令的命令产生块，
接收来自所述协调电路允许访问的组件的存储地址，并将其输出到所述存储器的地址产生块，以及
将来自所述协调电路允许访问的所述组件的写入数据或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；
所述协调电路在眼前允许的存储器访问是写访问时，改变来自所述刷新请求块的刷新请求的优先级，
所述协调电路，包括
包含接收来自所述刷新请求块的刷新请求和来自所述多个组件的存储器请求，并根据收到的刷新请求和存储器请求判断所请求存储器访问的类型的存储器请求判断单元，并且指示产生允许信号的请求接收块，
指定来自所述多个组件的存储器访问的优先级的存储器访问优先级指定单元，
在所述刷新请求块输出刷新请求，并且所述协调电路眼前允许的存储器访问是写访问时，选择下一个允许读访问的组件的写访问时优先级指定单元，
接受来自所述请求接收块的允许信号产生指示，并对允许访问所述存储器的组件输出允许信号的允许信号产生块，以及
接受来自所述请求接收块的控制信号产生指示，并产生各控制信号的控制信号产生块。
2、如权利要求1中所述的存储器控制装置，其特征在于，
所述协调电路在眼前允许的存储器访问是写访问时，使刷新请求的优先级降低。
3、如权利要求1中所述的存储器控制装置，其特征在于，
所述协调电路在眼前允许的存储器访问是写访问，而且下一存储器访问请求存在刷新请求时，使刷新请求的优先级降低。
4、如权利要求1中所述的存储器控制装置，其特征在于，
能从外部设定所述存储器访问优先级指定单元，并且能利用所述存储器访问优先级指定单元的设定来改变所述多个组件对所述存储器的优先级。
5、如权利要求1中所述的存储器控制装置，其特征在于，
能从外部设定所述写访问时优先级指定单元，并且所述协调电路在眼前允许的存储器访问是写访问时，可按照所述写访问时优先级指定单元设定的优先级选择下一个允许访问存储器的组件。
6、如权利要求1中所述的存储器控制装置，其特征在于，
所述存储器是同步式存储器。
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