CN100499142C - 光感测芯片封装结构 - Google Patents

光感测芯片封装结构 Download PDF

Info

Publication number
CN100499142C
CN100499142C CNB2004100035986A CN200410003598A CN100499142C CN 100499142 C CN100499142 C CN 100499142C CN B2004100035986 A CNB2004100035986 A CN B2004100035986A CN 200410003598 A CN200410003598 A CN 200410003598A CN 100499142 C CN100499142 C CN 100499142C
Authority
CN
China
Prior art keywords
sensing chip
chip
adhesive body
light
packaging structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100035986A
Other languages
English (en)
Other versions
CN1652340A (zh
Inventor
蔡振荣
林志文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CNB2004100035986A priority Critical patent/CN100499142C/zh
Publication of CN1652340A publication Critical patent/CN1652340A/zh
Application granted granted Critical
Publication of CN100499142C publication Critical patent/CN100499142C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Light Receiving Elements (AREA)

Abstract

一种光感测芯片封装结构，包括一导线架、一光感测芯片、数条导线、一封胶体及一透明板。光感测芯片具有相对的一有源面及一无源面，有源面具有一中央光感测区部分与一周边部分，周边部分具有数个焊垫。导线架包含数个引脚及数个芯片支撑架，芯片支撑架是以避开焊垫的方式黏着于周边部分。导线用以电性连接焊垫及引脚，使得光感测芯片与引脚电性连接。封胶体是至少包覆部分的光感测芯片、部分的引脚，芯片支撑架，封胶体的顶面具有一凹穴，凹穴是至少暴露中央光感测区部分。透明板是配置于封胶体的顶面上，并封住凹穴。

Description

光感测芯片封装结构
技术领域
本发明有关一种光感测芯片封装结构(optical sensor package)，且特别是有关一种无芯片支撑座(die pad)的光感测芯片封装结构。
背景技术
在多媒体发展日新月异的现今时代中，由于数字影像的使用频率日益增高，使得数字影像撷取装置的需求也相对地提高。现今流行的数字影像撷取装置，如数字相机、数字摄录像机、光学扫描仪、笔记本计算机、个人数字助理及移动电话等，都必须设置光感测芯片，方可发挥功用。其中，光感测芯片至少包括互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)芯片及电荷耦合组件(charge coupled device，CCD)芯片，皆都能够很敏感地接收光线，并转换成数字影像信号而输出。既然光感测芯片必须要接收外界的光线，则光感测芯片封装结构就跟一般半导体芯片封装结构大不相同。
请参照图1A，其是传统的光感测芯片封装结构的剖面图。在图1A，光感测芯片封装结构10包括一导线架11、一互补金属氧化物半导体芯片12、金线13b及13c、封胶体14及透明玻璃板15。导线架11至少包括一芯片支撑座11a、引脚11b及11c，互补金属氧化物半导体芯片12具有相对的一有源面12d及一无源面12e，无源面12e与芯片支撑座11a的顶面相黏着。如图1B所示，有源面12d具有一中央光感测区部分12a及周边部分12f，周边部分12f具有数个焊垫，如焊垫12b及12c。金线13b是电性连接焊垫12b及引脚11b，金线13c是电性连接焊垫12c及引脚11c，使得互补金氧化半导体芯片12与引脚11b及11c电性连接。封胶体14是包覆芯片支撑座11a的底面、部分的金线13b及13c和部分的引脚11b及11c。封胶体14的顶面具有一凹穴14a，凹穴14a是暴露芯片支撑座11a的顶面及侧面、互补金属氧化物半导体芯片12、中央光感测区部分12a、焊垫12b及12c和另一部分的金线13b及13c。透明玻璃板15是与封胶体14的顶面相黏着，并封住凹穴14a。
需要注意的是，光感测芯片12运作时将会产生热量，由于光感测芯片12的无源面12e被封胶体14包覆，影响光感测芯片封装结构10的散热效果甚巨。此外，传统上亦有以基板为光感测芯片的载体的封装设计。在以芯片支撑座或基板为光感测芯片的载体的情况下，光感测芯片封装结构的整体封装体积、厚度及重量因而芯片支撑座或基板的存在而比较大。然而，在数字影像撷取装置走向轻薄短小的设计潮流下，光感测芯片封装结构的尺寸也必须跟着数字影像撷取装置的设计潮流缩小，导致传统上以芯片支撑座或基板为光感测芯片的载体的封装方式将会不敷实用。
发明内容
有鉴于此，本发明的目的就是在提供一种光感测芯片封装结构。其以芯片支撑架黏接光感测芯片的设计，可以缩小光感测芯片封装结构的封装体积、厚度及重量，相当符合尺寸走向缩小设计的光感测芯片的封装方式。此外，光感测芯片的无源面暴露于封胶体外的设计，可以提高光感测芯片封装结构的散热效果。
根据本发明的目的，提出一种光感测芯片封装结构，包括一导线架、一光感测芯片、数条导线、一封胶体及一透明板。光感测芯片具有相对的一有源面及一无源面，有源面具有一中央光感测区部分与一周边部分，周边部分具有数个焊垫。导线架包含数个引脚及数个芯片支撑架，芯片支撑架是以避开焊垫的方式黏着于周边部分。导线用以电性连接焊垫及引脚，使得光感测芯片与引脚电性连接。封胶体是至少包覆部分的光感测芯片、部分的引脚，芯片支撑架，封胶体的顶面具有一凹穴，凹穴是至少暴露中央光感测区部分。透明板是配置于封胶体的顶面上，并封住凹穴。
根据本发明另一方面的一种光感测芯片封装结构，包括一导线架、一光感测芯片、数条导线、一封胶体及一透明板。光感测芯片具有相对的一有源面及一无源面，有源面具有一中央光感测区部分与一周边部分，周边部分具有数个焊垫。导线架包含数个引脚及数个芯片支撑架，芯片支撑架是以避开焊垫的方式黏着于周边部分，引脚包含相对的导线连接面与非导线连接面。导线用以电性连接焊垫及导线连接面，使得光感测芯片与引脚电性连接。封胶体是至少包覆部分的光感测芯片、部分的引脚，芯片支撑架，且光感测芯片的无源面及引脚的非导线连接面是裸露于封胶体的外。封胶体的顶面具有一凹穴，凹穴是至少暴露中央光感测区部分。透明板是配置于封胶体的顶面上，并封住凹穴。
根据本发明又一方面的一种光感测芯片封装结构，包括一导线架、一光感测芯片、数条导线、一封胶体及一透明板。导线架包含数个引脚，引脚包含相对的导线连接面与非导线连接面。封胶体是至少包覆部分的引脚，且使导线连接面裸露于封胶体的外，封胶体的顶面具有一凹形芯片置放区。光感测芯片具有相对的一有源面与一无源面，有源面具有一中央光感测区部分与一周边部分。周边部分具有数个焊垫，光感测芯片黏着于凹形芯片置放区中。导线用以电性连接焊垫及导线连接面，使得光感测芯片与引脚电性连接。透明板是配置于封胶体的顶面上，并封住凹形芯片置放区。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
附图说明
图1A是传统的光感测芯片封装结构的剖面图。
图1B是图1A的导线架、光感测芯片及导线的俯视图。
图2A及图2B是依照本发明的实施例一的光感测芯片封装结构的二剖面图。
图2C及图2D是图2A～2B的导线架、光感测芯片及导线的二俯视图。
图3A及图3B是依照本发明的实施例二的光感测芯片封装结构的二剖面图。
图4A及图4B是依照本发明的实施例三的光感测芯片封装结构的二剖面图。
图5A是依照本发明的实施例四的光感测芯片封装结构的剖面图。
图5B是图5A的导线架、光感测芯片及导线的俯视图。
图6是依照本发明的实施例五的光感测芯片封装结构的剖面图。
图7A是依照本发明的实施例六的导线架及封胶体的剖面图。
图7B是依照本发明的实施例六的光感测芯片的剖面图。
图7C是图7B的封胶体、光感测芯片及导线的俯视图。
具体实施方式
实施例一
请同时参照图2A及图2B，其是依照本发明的实施例一的光感测芯片封装结构的二剖面图。在图2A～2B中，光感测芯片封装结构20包括一导线架21、一光感测芯片22、一封胶体24、透明板25及数条导线，如导线23a及23b。导线架21包括数个芯片支撑架及数个引脚，如支撑架21a及21b和引脚21c及21d，引脚21c及21d具有相对的导线连接面21e及非导线连接面21f。
光感测芯片22具有相对的一有源面22f及一无源面22d，如图2C～2D所示，有源面22f包括一中央光感测区部分22a及一周边部分22e，周边部分22e具有数个焊垫，如焊垫22b及22c。其中，芯片支撑架21a及21b是以避开焊 垫22b及22c的方式黏着于周边部分22e，使得芯片支撑架21a及21b将光感 测芯片22固定于导线架21中。此外，芯片支撑架21a及21b和周边部分22e是利用液态或固态非导电胶相黏着。
导线23a是电性连接焊垫22b及引脚21c的导线连接面21e，导线23b是电性连接焊垫22c及引脚21d的导线连接面21e，使得光感测芯片22和引脚21c及21d电性连接。封胶体24是至少包覆部分的光感测芯片22、焊垫22b及22c、导线23a及23b、芯片支撑架21a及21b和部分的引脚21c及21d。其中，无源面22d、导线连接面21e及非导线连接面21f是被封胶体24包覆。封胶体24的顶面具有一凹穴24a，凹穴24a是暴露中央光感测区部分22a。透明板25是藉由一液态或固态非导电胶与封胶体24的顶面相黏着，并封住凹穴24a。
然而熟悉本技术的人员亦可以明了本发明的技术并不局限在此，例如，光感测芯片22可为一互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)芯片或一电荷耦合组件(charge coupled device，CCD)芯片。此外，此些引脚还包括数个内引脚及数个外引脚，内引脚是部分被包覆于封胶体24内，外引脚由内引脚向外延伸于封胶体24外，并向下弯曲而形成″L″型、″J″型或″I″型的结构。另外，透明板25可以是一透明平板、一透明凸板或一透明凹板。甚至，透明板25是选自于一透明平板、一透明凸板及一透明凹板其中任意组合。
实施例二
请参照图3A及图3B，其是依照本发明的实施例二的光感测芯片封装结构的二部分剖面图。在图3A及图3B中，本实施例的光感测芯片封装结构50与实施例一的光感测芯片封装结构20不同之处在于封胶体的包覆形式及透明板的大小，至于其它相同的构成要件则继续沿用相同的标号，并在此不再赘述。封胶体54是包覆部分的光感测芯片22、芯片支撑架21a及21b、部分的引脚21c及21d。封胶体54的顶面具有一凹穴54a，凹穴54a是暴露中央光感测区部分22a、焊垫22b及22c、导线23a及23b、部分的引脚21c及21d的导线连接面21e。透明板55是与封胶体54的顶面黏接，并封住凹穴54a。需要注意的是，本实施例的无源面22d可以暴露于封胶体外，以增加光感测芯片封装结构50的散热效果。
实施例三
请参照图4A及图4B，其是依照本发明的实施例三的光感测芯片封装结构的二部分剖面图。在图4A及图4B中，本实施例的光感测芯片封装结构30与实施例一的光感测芯片封装结构20不同之处在于封胶体的包覆形式。封胶体34是至少包覆部分的光感测芯片22、焊垫22b及22c、导线23a及23b、芯片支撑架21a及21b和部分的引脚21c及21d。封胶体34的顶面具有一凹穴34a，凹穴34a是暴露中央光感测区部分22a。此外，无源面22d是暴露于封胶体34外，可以增加光感测芯片封装结构30的散热效果。
实施例四
请参照图5A，其是依照本发明的实施例四的光感测芯片封装结构的部分剖面图。在图5A中，光感测芯片封装结构70包括一导线架71、一光感测芯片72、封胶体74、透明板75及数条导线，如导线73b及73c。光感测芯片72具有相对的一有源面72f及一无源面72d，如图5B所示，有源面72f具有一中央光感测区部分72a及一周边部分72e。周边部分72e具有数个焊垫，如焊垫72b及72c。在图5B中，导线架71至少包括数个芯片支撑架及数个引脚、如芯片支撑架71g及71h和引脚71b及71c。芯片支撑架71g及71h是以避开焊垫72b及72c的方式黏着于周边部分72e，引脚71b及71c具有相对的导线连接面71e及非导线连接面71f。
导线73b是电性连接焊垫72b及引脚71b的导线连接面71e，导线73c是电性连接焊垫72c及引脚71c的导线连接面71f，使得光感测芯片72与引脚71b及71c电性连接。封胶体74是包覆部分的光感测芯片72、焊垫72b及72c、导线73b及73c、芯片支撑架71g及71h、部分的引脚71b及71c。其中，无源面72d及非导线连接面71f是暴露于封胶体74外。封胶体74的顶面具有一凹穴74a，凹穴74a是暴露光感测区72a。透明板75是与封胶体74的顶面黏接，并封住凹穴74a。
实施例五
请参照图6，其是依照本发明的实施例五的光感测芯片封装结构的部分剖面图。在图6中，本实施例的光感测芯片封装结构90与实施例四的光感测芯片封装结构70不同之处在于封胶体的包覆形式及透明板的大小，至于其它相同的构成要件则继续沿用相同的标号，并在此不再赘述。封胶体94是包覆部分的光感测芯片72、芯片支撑架71g及71h和部分的引脚71b及71c。封胶体94的顶面具有一凹穴94a，凹穴94a是暴露中央光感测区部分72a、焊垫72b及72c、导线73b及73c、部分的引脚71b及71c的导线连接面71e。透明板95是与封胶体94的顶面黏接，并封住凹穴94a。
实施例六
请同时参照图7A～7B，图7A是依照本发明的实施例六的导线架及封胶体的剖面图，图7B是依照本发明的实施例六的光感测芯片的剖面图。在图7A～7B中，光感测芯片封装结构60包括一导线架61、一封胶体64、一光感测芯片62、一透明板65及数条导线，如导线63a及63b。导线架61包含数个引脚，如引脚61c及61d，引脚61c及61d包含相对的导线连接面61e与非导线连接面61f。封胶体64是至少包覆部分的引脚61c及61d，且使部分的导线连接面61e裸露于封胶体64的外，封胶体64的顶面具有一凹形芯片置放区64a。光感测芯片62具有相对的一有源面62f与一无源面62d，如图7C所示，有源面62f具有一中央光感测区部分62a与一周边部分62e。周边部分62e具有数个焊垫，如焊垫62b及62c，光感测芯片62藉由液态或固态非导电胶黏着于凹形芯片置放区64a中。导线63a用以电性连接焊垫62b及引脚61c的导线连接面61e，导线63b用以电性连接焊垫62c及引脚61d的导线连接面61e，使得光感测芯片62和引脚61c及61d电性连接。透明板65是配置于封胶体64的顶面上，并封住凹形芯片置放区64a。需要注意的是，本实施例的无源面62d及非导线连接面61f可以暴露于封胶体外。
本发明上述实施例所揭露的光感测芯片封装结构，其以芯片支撑架黏接光感测芯片的设计，可以缩小光感测芯片封装结构的封装体积、厚度及重量，相当符合尺寸走向缩小设计的光感测芯片的封装方式。此外，光感测芯片的无源面暴露于封胶体外的设计，可以提高光感测芯片封装结构的散热效果。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化和修改，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (19)

1.一种光感测芯片封装结构，包括一光感测芯片、一导线架、数条导线、一封胶体以及一透明板；该光感测芯片具有相对的一有源面及一非有源面，该有源面具有一中央光感测区部分与一周边部分，该周边部分具有数个焊垫；该导线架包含数个引脚；该数条导线用以电性连接所述焊垫及所述引脚，使得该光感测芯片与所述引脚电性连接；该封胶体的顶面具有一凹穴，该凹穴是至少暴露该中央光感测区部分；该透明板配置于该封胶体的顶面上，并封住该凹穴；其特征在于：
该导线架还包含数个芯片支撑架，所述芯片支撑架是以避开所述焊垫的方式黏着于该周边部分；以及
该封胶体至少包覆部分的该光感测芯片、部分的所述引脚，部分的所述芯片支撑架。
2.如权利要求1所述的光感测芯片封装结构，其特征在于所述芯片支撑架与该周边部分是利用固态或液态非导电胶相黏着。
3.如权利要求1所述的光感测芯片封装结构，其特征在于该透明板是选自于一透明平板、一透明凸板及一透明凹板其中任一个或其任意组合。
4.如权利要求1所述的光感测芯片封装结构，其特征在于所述引脚还包括：
数个内引脚，是部分被包覆于该封胶体内；以及
数个外引脚，由所述内引脚向外延伸于该封胶体外。
5.如权利要求1所述的光感测芯片封装结构，其特征在于该封胶体是又包覆所述焊垫、所述导线。
6.如权利要求5所述的光感测芯片封装结构，其特征在于该封胶体是又包覆该无源面。
7.如权利要求5所述的光感测芯片封装结构，其特征在于该无源面是暴露于该封胶体外。
8.如权利要求1所述的光感测芯片封装结构，其特征在于该凹穴是又暴露所述焊垫及所述导线。
9.如权利要求8所述的光感测芯片封装结构，其特征在于该封胶体是又包覆该无源面。
10.如权利要求8所述的光感测芯片封装结构，其特征在于该无源面是暴露于该封胶体外。
11.一种光感测芯片封装结构，包括一光感测芯片、一导线架、数条导线、一封胶体以及一透明板；该光感测芯片具有相对的一有源面及一非有源面，该有源面具有一中央光感测区部分与一周边部分，该周边部分具有数个焊垫；该导线架包含数个引脚；该数条导线用以电性连接所述焊垫及所述导线连接面，使得该光感测芯片与所述引脚电性连接；该胶体的顶面具有一凹穴，该凹穴是至少暴露该中央光感测区部分；该透明板配置于该封胶体的顶面上，并封住该凹穴；其特征在于：
该导线架，还包含数个芯片支撑架，所述芯片支撑架是以避开所述焊垫的方式黏着于该周边部分，所述引脚包含相对的数个导线连接面与数个非导线连接面；以及
该封胶体是至少包覆部分的该光感测芯片、部分的所述引脚，所述芯片支撑架，且该无源面及所述非导线连接面是裸露于该封胶体之外，该封胶体的顶面具有一凹穴，该凹穴是至少暴露该中央光感测区部分。
12.如权利要求11所述的光感测芯片封装结构，其特征在于所述芯片支撑架与该周边部分是利用固态或液态非导电胶相黏着。
13.如权利要求11所述的光感测芯片封装结构，其特征在于该透明板是选自于一透明平板、一透明凸板及一透明凹板其中任一个或其任意组合。
14.如权利要求11所述的光感测芯片封装结构，其特征在于该封胶体是又包覆所述焊垫、所述导线。
15.如权利要求11所述的光感测芯片封装结构，其特征在于该凹穴是又暴露所述焊垫及所述导线。
16.一种光感测芯片封装结构，包括：
一导线架，包含数个引脚，所述引脚包含相对的数个导线连接面与数个非导线连接面；
一封胶体，是至少包覆部分的所述引脚，且使所述导线连接面裸露于该封胶体之外，该封胶体的顶面具有一凹形芯片置放区，所述非导线连接面暴露于该封胶体外；
一光感测芯片，具有相对的一有源面与一无源面，该有源面具有一中央光感测区部分与一周边部分，该周边部分具有数个焊垫，该无源面黏着于该凹形芯片置放区中；
数条导线，用以电性连接所述焊垫及所述导线连接面，使得该光感测芯片与所述引脚电性连接；以及
一透明板，是配置于该封胶体的顶面上，并封住该凹形芯片置放区。
17.如权利要求16所述的光感测芯片封装结构，其特征在于该无源面与该凹形芯片置放区中的部分的该封胶体的顶面是利用固态或液态非导电胶相黏着。
18.如权利要求16所述的光感测芯片封装结构，其特征在于该透明板是选自于一透明平板、一透明凸板及一透明凹板其任一个或其任意组合。
19.如权利要求16所述的光感测芯片封装结构，其特征在于所述引脚还包括：
数个内引脚，是部分被包覆于该封胶体内；以及
数外引脚，由所述内引脚向外延伸于该封胶体外。
CNB2004100035986A 2004-02-03 2004-02-03 光感测芯片封装结构 Expired - Fee Related CN100499142C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2004100035986A CN100499142C (zh) 2004-02-03 2004-02-03 光感测芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2004100035986A CN100499142C (zh) 2004-02-03 2004-02-03 光感测芯片封装结构

Publications (2)

Publication Number Publication Date
CN1652340A CN1652340A (zh) 2005-08-10
CN100499142C true CN100499142C (zh) 2009-06-10

Family

ID=34867575

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100035986A Expired - Fee Related CN100499142C (zh) 2004-02-03 2004-02-03 光感测芯片封装结构

Country Status (1)

Country Link
CN (1) CN100499142C (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100489942C (zh) * 2006-02-24 2009-05-20 鸿富锦精密工业（深圳）有限公司 具有感光模块的光源驱动装置及使用其的电子设备
TWI342001B (en) 2006-02-24 2011-05-11 Hon Hai Prec Ind Co Ltd Light source driving device with light sensor module and electronic device using the same
CN101567328B (zh) * 2008-04-25 2011-04-06 中芯国际集成电路制造(上海)有限公司 芯片卡盘
CN109585575A (zh) * 2018-11-28 2019-04-05 深圳市兴森快捷电路科技股份有限公司 一种基于陶瓷载板的光电电路封装装置

Also Published As

Publication number Publication date
CN1652340A (zh) 2005-08-10

Similar Documents

Publication Publication Date Title
US6933493B2 (en) Image sensor having a photosensitive chip mounted to a metal sheet
US7929033B2 (en) Image sensor package and camera module having same
US20040041282A1 (en) Flip-chip image sensor packages and methods of fabrication
US20030124773A1 (en) Optical module, circuit board and electronic device
US20060086899A1 (en) Structure of image sensor package
TW201119362A (en) Camera module
US20070152345A1 (en) Stacked chip packaging structure
CN109979891B (zh) 晶片级芯片尺寸封装结构
JP2001185657A (ja) 半導体パッケージ及びその製造方法
US20060273249A1 (en) Image sensor chip package and method of manufacturing the same
US6747261B1 (en) Image sensor having shortened wires
US20080251705A1 (en) Image sensor chip package
CN100499142C (zh) 光感测芯片封装结构
TWI254997B (en) Process of manufacturing flip-chips and the apparatus thereof
US6740973B1 (en) Stacked structure for an image sensor
JP3502061B2 (ja) イメージセンサのスタックパッケージ構造
JP2004200631A (ja) 光センサパッケージ構造
TW459355B (en) Packaging structure of image sensor and method thereof
CN100365813C (zh) 光感测芯片及半导体芯片堆叠封装结构
KR100377472B1 (ko) 반도체패키지 및 그 제조방법
KR200381538Y1 (ko) 플립칩 실장장치
KR100362505B1 (ko) 반도체패키지
US20070090284A1 (en) Image sensor package structure
KR100388290B1 (ko) 반도체패키지 및 그 제조방법
KR100377473B1 (ko) 반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090610

Termination date: 20210203

CF01 Termination of patent right due to non-payment of annual fee