CN100483658C - 在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺 - Google Patents

在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺 Download PDF

Info

Publication number
CN100483658C
CN100483658C CNB2004800186293A CN200480018629A CN100483658C CN 100483658 C CN100483658 C CN 100483658C CN B2004800186293 A CNB2004800186293 A CN B2004800186293A CN 200480018629 A CN200480018629 A CN 200480018629A CN 100483658 C CN100483658 C CN 100483658C
Authority
CN
China
Prior art keywords
tube core
mold compound
compound cap
active
last
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004800186293A
Other languages
English (en)
Other versions
CN1816904A (zh
Inventor
V·莱波尼耶
R·哈瑞斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1816904A publication Critical patent/CN1816904A/zh
Application granted granted Critical
Publication of CN100483658C publication Critical patent/CN100483658C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating
    • Y10T29/49172—Assembling electrical component directly to terminal or elongated conductor with encapsulating by molding of insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

公开了一种模制化合物盖结构。还公开了一种形成所述模制化合物盖结构的工艺。同时还公开了使用所述模制化合物盖结构的微电子封装。也公开了装配微电子封装的方法。还公开了包括有该模制化合物盖结构的计算系统。所述模制化合物盖不可考暴露微电子设备的一部分的一种配置。

Description

在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺
技术领域
揭示的实施例涉及包括有安置在模制化合物盖内的安装半导体管芯的物品。模制化合物盖暴露管芯的一部分。
背景技术
集成电路(IC)管芯通常被制造成处理器、数字信号处理器(DSP)和具有各种用途的其他设备。这种管芯日益增加的功耗导致当在本领域内使用管芯时散热方案设计的更严格的热预算。因此，通常需要热界面允许管芯更有效的隔热。业已使用了各种方法以使得处理器能够有效隔热。
在在模塑料内密封诸如管芯的微电子设备过程中，通常将所述管芯放置在模型内并将密封材料注入模型腔内。因为当前的模制工艺，模塑料通常“溢料到”管芯的后部。在管芯的有源表面对着诸如印刷接线板、母板、夹层(mezzanine)板、扩展卡之类的安装基底放置的倒装配置中，溢料现象频繁发生。在管芯后部上模塑料的溢料引发了热管理的问题，使得所述后部必须经过去除模塑料溢料工序。
一种物品包括在模塑料内的管芯。因为模塑料内管芯的热循环，其中所述模塑料和所述管芯的后部表面共用一个共用平面表面，所以在所述管芯的后部转角处形成了额外的应力。这些应力能够损坏所述管芯或其封装从而导致较低的制造成品率或者该物品的磁场失效。
附图说明
为了理解获取实施例的方式，将参考附图对以上简述的各实施例进行更为详细的描述。描述了实施例的这些附图无需按比例绘出并且不认为其限制了范围。通过使用附图将描述和解释某些实施例的附加特征和细节，所述附图包括：
图1是根据一个实施例的封装侧截面图；
图2是根据一个实施例，沿着图1中线2-2作出的细节截面图；
图3是根据一个实施例，沿着图1中线2-2作出的细节截面图；
图4是根据一个实施例，沿着图1中线2-2作出的细节截面图；
图5是根据一个实施例的封装侧横截面图；
图6是根据一个实施例的在图1中描绘的所述封装的顶平面图；
图7是根据一个实施例的在图5中描绘的所述封装的顶平面图；
图8是根据一个实施例的封装侧横截面图；
图9是根据一个实施例的在图8中描绘的所述封装顶部平面图；
图10是根据一个可选实施例的在图8中描绘的所述封装顶部平面图；
图11是根据一个实施例的封装侧截面图；
图12是根据一个实施例，在处理期间图1中描绘的所述封装的侧截面图；
图13是根据一个实施例，在处理期间图5中描绘的所述封装的侧截面图；
图14是根据一个实施例，在处理期间图8中描绘的所述封装的侧截面图；
图15是根据一个实施例，在处理期间图11中描绘的所述封装的侧截面图；
图16是根据一个实施例，从图15中作出的细节截面图；
图17是根据一个可选实施例，从图15中作出的细节截面图；
图18是根据一个实施例的封装侧横截面图；
图19是根据一个实施例的计算系统的图示；以及
图20是根据各实施例的流程框图。
具体实施方式
随后的描述中包括术语，诸如上部、下部、第一和第二等等，它们的使用仅出于描述而非限制性的目的。在此描述的器件或物品的实施例能够在多种状况和方向下制造、使用或者装运。术语“管芯”和“处理器”通常指由各种工艺操作转换入期望集成电路器件内的基本工作件的物理物品。板通常是作为管芯安装基底的树脂填充玻璃纤维结构。管芯通常是从晶片上切割下来的，而晶片是由半导体、非半导体或者半导体与非半导体材料的组合制成的。
现在就结合附图来参考，其中类似的结构具有类似的编号。为了更清楚的示出结构和过程的实施例，包括在此的附图就是实施例的图示表示。这样，制成的结构的实际外观(例如在光刻中)可能显得不同仍包括实施例的主要结构。此外，附图仅示出了理解实施例所必须的结构。为了保持附图的明晰就没有包括本领域内已知的其他结构。
图1是根据一个实施例的封装侧截面图。该封装包括安置在安装基底112上的第一管芯110。所述第一管芯110被部分密封在邻接于第一管芯110的模制化合物盖114内。所述第一管芯110通过凸起116(例如非限制性的金属球)与安装基底112电耦合。
第一管芯110包括第一管芯有源第一表面120和第一管芯背部第二表面122。图1中描绘物品的一个尺寸包括管芯高度(DH)，即第一管芯背部第二表面122与安装基底112的上表面113之间的垂直高度差。所述封装的另一个参数，管芯-偏距高度(DSH)是第一管芯有源第一表面120和安装基底112的上表面113之间垂直高度的测量差值。图1中描绘的所述封装的另一个参数，模塑料高度(MCH)是模制化合物盖114的第三表面124和安装基底112的上表面113之间垂直高度差的量度。
图1还描绘了安置在安装基底112上的第二管芯111。所述第二管芯111包括第二管芯有源第一表面121和第二管芯背部第二表面123。在此实施例中还描绘了模制化合物盖114如同邻接于第一管芯110一样也邻接于第二管芯111。图1中，还描绘了安置在安装基底112上的最后的管芯109，并且该管芯109也邻接于模制化合物盖114。在图1中描绘的实施例中，模制化合物盖114是连续的且与第一管芯110、第二管芯111以及最后的管芯109是相接触的。
图2是根据一个实施例，沿着图1中线2-2作出的细节截面图。第一管芯210是安置在安装基底112上(图1)的并且被安装在类似于图1中描述的模制化合物盖214内。此外，凸起216能够在第一管芯210和安装基底112之间建立起电耦合。同样示出了第一管芯210具有第一管芯有源第一表面220和第一管芯背部第二表面222。模制化合物盖214的第三表面包括大致呈平面的部分224和大致弯曲部分225(下文中称为第三表面224、225)，并且大致出现在第一管芯有源第一表面220之上同时在第一管芯背部第二表面222之下。第三表面224、225的弯月形面225部分形成了模制化合物盖214的一部分。因此，弯月形面225是模制化合物盖214大致出现在第一管芯有源第一表面220之上同时在第一管芯背部第二表面222之下的那部分。
在图2中描绘的实施例中，第三表面224、225也具有一个量度，那是第三表面224的大致呈平面部分与第一管芯有源第一表面220之间的距离的测量值量度。该距离被称为模制化合物盖侵入226。模制化合物盖侵入226可被量化为由模制化合物盖214覆盖的那部分管芯高度所占管芯高度的百分数。例如，示出的模制化合物盖侵入226约为管芯高度的25％。管芯高度是第一管芯有源第一表面220与第一管芯背部第二表面222之间的距离。在任何情况下，模制化合物盖侵入226总是管芯高度的一个分数。
图3是根据一个实施例，沿着图1中线2-2作出的细节截面图。第一管芯310是安置在安装基底(未示出)上的并且被安装在类似于图1中描述的模制化合物盖314内。此外，凸起316使第一管芯310和安装基底(未示出)之间建立起电耦合。第一管芯310同时用第一管芯有源第一表面320和第一管芯背部第二表面322示出。模制化合物盖314包括大致出现在第一管芯有源第一表面320之上同时在第一管芯背部第二表面322之下的第三表面324、325。因此，弯月形面325形成了模制化合物盖314的一部分。因此，弯月形面325是模制化合物盖314最初大致在第一管芯有源第一表面320之上同时在第一管芯背部第二表面322之下的那部分。
在图3中描绘的实施例，第三表面324、325也具有模制化合物盖侵入326的量度。图3中，模制化合物盖侵入326约为管芯高度的80％。
在一个实施例中，颗粒材料315散布在模制化合物盖314之中。在一个实施例中，颗粒材料315是石墨纤维。在一个实施例中，颗粒材料315是金刚石粉末。在一个实施例中，颗粒材料315是石英纤维。在一个实施例中，颗粒材料315包括在模制化合物盖314的有机基质内呈金属性的无机物。在此实施例中，模制化合物盖314和颗粒材料315的总热传导系数的范围在0.1W/m-K到小于或等于约600W/m-K之间。在一个实施例中，颗粒材料315包括在模制化合物盖314的有机基质内作为电介质的无机物。在此实施例中，模制化合物盖314和颗粒材料315的总热传导系数的范围在约10W/m-K到约90W/m-K之间。
虽然以上将颗粒材料315描述为有角且离心的形状，但是在一个实施例中，颗粒材料315可以是其他的形状。在一个实施例中，颗粒材料315是平均直径在0.1微米到100微米之间的大致呈球体的粉末。在一个实施例中，由主对角线轴对副对角线轴之间比值来测量的颗粒材料315的离心率范围约在1到10之间。在一个实施例中，所述离心率可以大于10。
现在应该可以认识到在图3中所描绘的实施例中出现的颗粒材料315可以在本公开阐述的模制化合物盖的任何实施例中出现。
图4是根据一个实施例，沿着图1中线2-2作出的细节截面图。第一管芯410是安置在安装基底(未示出)上的并且被安装在类似于图1中描述的模制化合物盖414内。此外，凸起416实现第一管芯410和安装基底(未示出)之间的电耦合。第一管芯410同时用第一管芯有源第一表面420和第一管芯背部第二表面422示出。模制化合物盖414包括大致出现在第一管芯有源第一表面420之上同时在第一管芯背部第二表面422之下的第三表面424、425。第三表面424、425的弯月形面425形成了模制化合物盖414的一部分。因此，弯月形面425是模制化合物盖414大致出现在第一管芯有源第一表面420之上同时在第一管芯背部第二表面422之下的那部分。
在图4中描绘的实施例中，第三表面424、425也具有模制化合物盖侵入426的量度。图4中，模制化合物盖盖侵入426占管芯高度的量可以忽略。第三表面424、425的大致呈平面的部分424基本上与第一管芯有源第一表面420共平面。尽管如此，弯月形面425大致出现在第一管芯有源第一表面420之上同时在第一管芯背部第二表面422之下的位置。
通过回顾图2、3和4，示出的模制化合物盖侵入226、326和426分别约为25％、80％和0％。只要所述百分数是100％的一部分并且包括零，那么管芯高度的任何百分数都可作为一个实施例。
图5是根据一个实施例的封装侧截面图。第一管芯510是安置在安装基底512上并且模制化合物盖514紧靠着第一管芯510。凸起516将第一管芯510耦合到安装基底512。第一管芯510具有第一管芯有源第一表面520和第一管芯背部第二表面522。
模制化合物盖514包括大致出现在第一管芯有源第一表面520之上同时在第一管芯背部第二表面522之下的第三表面524。此外，如图5所示分割模制化合物盖514使其通过露出安装基底512的上表面513从而暴露安装基底512。除了第一管芯510，图5还描绘了安置在安装基底512上的第二管芯511，所述第二管芯包括第二管芯有源第一表面521和第一管芯背部第二表面523。虽然被分割了，但是模制化合物盖514也邻接于第二管芯511。如图5所示，用于模制化合物盖514的分割使得安装基底512的上表面513是暴露的。任何情况下，模制化合物盖514都包括大致分别出现在第一和第二管芯有源第一表面520和521之上同时在第一和第二管芯背部第二表面522和523之下的第三表面524。在图5中，还描绘了安置在安装基底512上并且也邻接于模制化合物盖514的最后的管芯509。在图5中描绘的实施例中，模制化合物盖514是分割开的，但是分割的模制化合物盖514的每一部分实际上都与第一管芯510、第二管芯511以及最后的管芯509接触。
图6是根据一个实施例的在图1中描绘的所述封装的顶平面图。图6表示了根据一个实施例的多矩阵阵列封装的一个实施例。多个管芯包括第一管芯110、第二管芯111以及最后的管芯109。在一个实施例中，第一管芯110、第二管芯111以及最后的管芯109表示了同一管芯的多次出现。如图6所示，模制化合物盖114邻接于所有的管芯。
图7是根据一个实施例的在图5中描绘的所述封装的顶平面图。图7表示了根据一个实施例的多矩阵阵列封装的一个实施例。多个管芯包括第一管芯510、第二管芯511以及最后的管芯509。在一个实施例中，第一管芯510、第二管芯511以及最后的管芯509表示了同一管芯的多次出现。如图7所示，模制化合物盖514邻接于所有的管芯。此外，由于模制化合物盖514是分割开的，所以安装基底512暴露其上表面513。此外，作为模制化合物盖514上表面的第三表面524已在图7中描述。在图7描述的实施例中，无论是第一管芯510、第二管芯511还是最后的管芯509的管芯的每次出现，都是被分割在与其他管芯相互隔开的分立单元中并且每次出现都伴随着邻接于的模制化合物盖514。
图8是根据一个实施例的封装侧截面图。第一管芯810是安置在安装基底812上并且安装在紧靠着第一管芯810的模制化合物盖814内。凸起816使管芯810耦合至安装基底812。第一管芯810包括第一管芯有源第一表面820和第一管芯背部第二表面822。模制化合物盖814包括大致出现在第一管芯有源第一表面820之上同时在第一管芯背部第二表面822之下的第三表面824。如同在所有其他实施例中一样，在本实施例中，根据模制化合物盖814的形成都呈现弯月形面(未示出)。因此，如同本公开的其他实施例所表示的，该弯月形面是大致出现在第一管芯有源第一表面820之上同时在第一管芯背部第二表面822之下的模制化合物盖814的那一部分。
图8还描绘了安置在安装基底812上并嵌入模制化合物盖814里的第二管芯811。所述第二管芯811包括第二管芯有源第一表面821和第二管芯背部第二表面823。虽然第一管芯810和第二管芯811的大小和形状不同，但是本实施例的安装方案包括了由所示模制化合物盖814的分立部分所造成的安装基底812的上表面813的暴露部分。
形状和大小不同的多个管芯的实施例包括了未被分割的单个模制化合物盖。本实施例可以例如通过移除图1中管芯109、110和111，或者通过使用图8中的管芯810和811代替它们而得以实现。
图9是根据一个实施例的在图8中描绘的所述封装的顶平面图。图9表示了根据一个实施例的多矩阵阵列封装的一个实施例。多个管芯包括第一管芯810、第二管芯811以及最后的管芯809。在一个实施例中，第一管芯810、第二管芯811以及最后的管芯809表示了同一管芯的多次出现。如图9所示，模制化合物盖814邻接于所有的管芯。
图9还描绘了安装基底812，并示出在模制化合物盖814的分立部分之间暴露出的安装基底812的上表面813。此外，作为模制化合物盖814上表面的第三表面824也在图9中示出。在图9描述的实施例中，无论是第一管芯810、第二管芯811还是最后的管芯809的管芯的每次出现，都是被分割在与其他管芯相互隔开的分立单元中并且每次出现都伴随着邻接于的模制化合物盖814。
在一个实施例中，图9中描绘的管芯封装能够包括诸如作为专用集成电路(ASIC)的处理器810的主管芯以及诸如电信和/或图形设备专用管芯的第二管芯811。通过非限制性的实施例，图9中描绘的最后的管芯809是至少一个的存储器设备。在一个实施例中，如图9所示的管芯封装代表了无线设备技术，诸如电话、个人数字助理、个人计算机或者两个上述设备的结合。
虽然在图8中示出的第一管芯810和第二管芯811具有不同的管芯高度，但是阅读了本公开就可理解存在一个实施例包括了具有大致相等高度的第一管芯810和第二管芯811。在一个实施例中，第一管芯810和第二管芯811的DH可以相同，但是各自的DSH可以不同。
图10是根据一个可选实施例的在图8中描绘的所述封装的顶平面图。图10表示了根据一个实施例的多矩阵阵列封装的一个实施例。多个管芯包括第一管芯810、第二管芯811以及最后的管芯809。在一个实施例中，第一管芯810、第二管芯811以及最后的管芯809表示了同一管芯的多次出现。如图10所示，模制化合物盖814邻接于所有的管芯。
图10还描绘了安装基底812以及显示了在模制化合物盖814的分立部分之间暴露出的安装基底812的上表面813。此外，作为模制化合物盖814上表面的第三表面824也在图10中示出。在图10描述的实施例中，无论是第一管芯810、第二管芯811以及最后的管芯809的管芯的每次出现，都是被分割在与其他管芯相互隔开的分立单元中并且每次出现都伴随着邻接于的模制化合物盖814。
在一个实施例中，图10中描绘的管芯封装能够包括可以是一个诸如作为专用集成电路(ASIC)的处理器810的主管芯以及诸如电信和/或图形设备专用管芯的第二管芯。通过非限制性的实施例，图10中描绘的最后的管芯809是至少一个的存储器设备。在一个实施例中，如图10所示的管芯封装代表了无线设备技术，诸如电话、个人数字助理、个人计算机或者两个上述设备的结合。
虽然在图8中示出的第一管芯810和第二管芯811具有不同的管芯高度，但是阅读了本公开就可理解存在一个实施例包括了具有大致相等高度的第一管芯810和第二管芯811。在一个实施例中，第一管芯810和第二管芯811的DH可以相同，但是各自的DSH可以不同。
在图10中，可以根据一个实施例所有的最后的管芯809都密封在单个的分立出现的模制化合物盖814中。然而在此实施例中，第一管芯810分立地安放在分割出现的模制化合物盖814内。同样地，第二管芯811也分立地安放在分割出现的模制化合物盖814内。一个实施例(未示出)包括了一种配置，其中根据一个实施例，单个分立出现的模制化合物盖814把所有最后的管芯809都密封在一起并且第一管芯810和第二管芯811与最后的管芯809隔开而分立密封，但是第一管芯810和第二管芯811却在模制化合物盖814内密封在一起。
图11是根据一个实施例的封装侧截面图。第一管芯1110是安置在安装基底1112上的并且被密封在紧靠着第一管芯1110的模制化合物盖1114内。第一管芯1110通过凸起1116耦合至安装基底1112。第一管芯1110包括第一管芯有源第一表面1120和第一管芯背部第二表面1122。在图11中，模制化合物盖1114包括接近封装侧边缘的大致呈矩形的轮廓。因此，第三表面1124大致呈平面形。
图11还描绘了一个第二管芯1111和一个最后的管芯1109。第二管芯1111包括第二管芯有源第一表面1121和第二管芯背部第二表面1123。在第一管芯1110和第二芯1111之间，模制化合物盖1114包括基本呈曲面的第四表面1125。在第一管芯1110和第二芯1111之间的模制化合物盖1114分别大致出现在第一和第二管芯每个管芯的有源第一表面1120、1121之上同时分别在第一和第二管芯每个管芯的背部第二表面1122和1123之下。根据这里公开的各实施例，邻近第二管芯1111和最后的管芯1109的外侧都有一弯月形面(未示出)。
图12是根据一个实施例，在处理期间图1中描绘的所述封装的侧截面图。在处理期间，模制化合物盖114被注入模制槽(chase)1230和安装基底112之间的封装中。在此实施例中，示出的模制槽1230具有与第一管芯110、第二管芯111和最后的管芯109(如果有多于一个最后的管芯109存在的话)轮廓互补的垂直轮廓。根据此实施例，由于模制槽1230的垂直轮廓，将会排除溢料的问题，即模塑料泄漏到管芯后部第二表面的现象。
在一个实施例中，处理包括注入模制或者如本公开所述使用微粒填充物转移模制。在一个实施例中，处理包括注入模制及其后跟随的通过模制槽1230加热进行的原地热固化或者局部热固化。在此处理后，就移除模制槽1230并且所述封装就根据各个实施例基本如图1到图4中所示结果。
图13是根据一个实施例，在处理期间图5中描绘的所述封装的侧截面图。在处理期间，模制化合物盖514被注入模制槽1330和安装基底512之间的封装中。在此实施例中，示出的模制槽1330具有与第一管芯510、第二管芯511和最后的管芯509(如果有多于一个的最后的管芯509存在的话)轮廓互补的垂直轮廓。此外，模制槽1330的轮廓使得上表面513的部分暴露在外。根据此实施例，由于模制槽1330的垂直轮廓就可排除溢料的问题。
在一个实施例中，处理包括注入模制或者如本公开所述使用微粒填充物转移模制。在一个实施例中，处理包括注入模制及其后跟随的通过模制槽1330的加热进行的原地热固化或者局部热固化。在此处理后，就移除模制槽1330并且所述封装就根据各个实施例基本如图5中所述结果。模制槽1330在其垂直轮廓中的一部分实际上接触安装基底512上表面513。因此，安装基底512的暴露部分以及模制化合物盖514的分立区段就是如图5中描绘的移除了模制槽之后所得的结果。
图14是根据一个实施例，在处理期间图8中描绘的所述封装的侧截面图。在处理期间，模制化合物盖814被注入模制槽1430和安装基底812之间的封装中。在此实施例中，示出的模制槽1430具有与第一管芯810、第二管芯811和最后的管芯809(如果有多于一个的最后的管芯809存在的话)轮廓互补的垂直轮廓。根据此实施例，由于模制槽1430的垂直轮廓就可排除溢料的问题。在处理之后，就移除模制槽1430并且所述封装就成为根据实施例大致呈图8中描述的结果。模制槽1430在其垂直轮廓中的一部分实际上接触安装基底812上表面813。因此，安装基底812的暴露部分以及模制化合物盖814的分立区段就是如图8中描绘的移除了模制槽1430之后所得的结果。
图15是根据一个实施例，在处理期间图11中描绘的所述封装的侧截面图。在处理期间，模制化合物盖1114被注入模制槽1530和安装基底1112之间的封装中。在此实施例中，示出的模制槽1530具有与第一管芯1110、第二管芯1111和最后的管芯1109轮廓互补的垂直轮廓。根据此实施例，由于模制槽1530的垂直轮廓就可排除溢料的问题。在处理之后，就移除模制槽1530并且所述封装就根据实施例实际呈图11中描述的结果。模制槽1530在其垂直轮廓的一部分在接近安装基底1112上表面1113处生成曲线轮廓1125(图11)。因此，安装基底1112的暴露部分就是如图11中描绘移除了模制槽后所得的结果。
模制槽1530在封装边缘处在模制化合物盖1114上生成矩形轮廓并在第一管芯1110和第二管芯1111之间以及第一管芯1110和最后的管芯1109之间生成模制化合物盖1114的曲线轮廓1125。根据一个实施例，可以理解模制化合物盖1114的轮廓包括了基本呈平面的表面和弯月形面。在一个实施例中，基本呈平面的表面和弯月形面包括如图11中描述并在图2至图4中详述的上表面1124。在一个实施例中，弯月形面包括如图11中描述的曲线表面1125。无论如何，弯月形面是大致出现在第一管芯有源第一表面1120之上同时在第一管芯背部第二表面1122之下的那部分模制化合物盖1114。
图16是根据一个实施例，从图15中作出的细节截面图。图中描绘了第二管芯1111以及模制槽1530和模制化合物盖1114。第三表面1124的弯月形面1125由邻接于第二管芯1111侧面的模制槽1530的形状形成。在此实施例中，应该理解所述弯月形面1125是“强加的弯月形面”。弯月形面1125由邻接于第二管芯1111边缘的模制槽1530的形状形成。
图17是根据一个可选实施例，从图15中作出的细节截面图。第二管芯1111被具有大致呈平面的下部平面1129的模制槽1531过度模压。尽管如此，弯月形面1125的出现是因为模制化合物盖1114材料的浸润性。当从封装件移除模制槽1531时或者在模制工艺期间，因为毛细管作用而形成弯月形面1125。因此，第三表面1124和1125包括大致呈平面的表面1124以及曲线表面1125。在此实施例中，弯月形面1125被称为“毛细管作用弯月形面”。
图18是根据一个实施例的封装的侧截面图。根据本申请所阐明的多个实施例，第一管芯1810安放在安装基底1812上。紧接着第一管芯1810的第二管芯1811也安放在安装基底1812上。类似地，紧接着第一管芯的最后的管芯1809也安放在安装基底1812上。模制化合物盖1814分别示出在紧接着1810、1811和1809诸管芯旁。模制化合物盖1814的实施例的外形与图1中描绘的模制化合物盖114的实施例相同。然而应该理解模制化合物盖1814包括但不限于其他的实施例。这些实例包括但不限于图5中描绘的模制化合物盖514、图8中描绘的模制化合物盖814和图11中描绘的模制化合物盖1114。其他实施例包括但不限于本申请中描述的平面图。通过阅读本公开，本领域普通技术人员可以理解根据一个实施例封装内模制化合物盖可以有其他配置。
散热装置1832安放在管芯1810、1811和1809上。散热装置1832安置在管芯1810、1811和1809的后部第二表面上并且与热界面材料(TIM)1834粘合。散热装置1832与TIM 1834一并表示了被称为“TIM 1”的热解决方案。在一个实施例中，TIM 1838和散热装置1832被称为“生效解决方案”并可独立商用。在一个实施例中，TIM 1834是铟(In)。在一个实施例中，TIM 1834是铟锡(InSn)合金。在一个实施例中，TIM 1834是铟银(InAg)合金。在一个实施例中，TIM 1834是锡银(SnAg)合金。在一个实施例中，TIM 1834是锡银铜(SnAgCu)合金。在一个实施例中，TIM 1834是导热聚合物。
散热装置1832上放置的是吸热装置1836。吸热装置1836通过TIM 1838与散热装置1832粘合。附加的吸热装置1836和TIM 1838被并称为生效解决方案而在商用时则称为“TIM 2”。吸热装置1836通常被描绘为散热片。然而根据指定应用的需要，吸热装置1836可以是任何类型的吸热装置，包括散热管道、风扇、片状吸热装置等等。在一个实施例中，吸热装置1836被拴在或者固定在散热器1832上并且可以任选地由紧固件1840固定在安装基底1812上。所述紧固件可以是任何种类的连接装置，诸如螺栓、螺钉和钉子等等。
图19是根据一个实施例的计算系统1900的描述。诸如图19中计算系统1900的计算系统都可利用包括在此公开的模制化合物盖的前述一个或多个实施例。计算系统1900包括包装在微处理器设备封装1910中的至少一个管芯(未示出)、数据存储系统1912、诸如键盘1914的至少一个输入设备以及诸如监视器1916的至少一个输出设备。计算系统1900包括可以处理数据信号的管芯，诸如购自Intel公司的微处理器。除了键盘1914之外，计算系统1900还可包括诸如鼠标1918的其他用户输入设备。
为了本发明的公开，依照权利要求主题，包含一些部件的计算系统1900可包括为利用微电子设备封装的任何系统，例如可包括诸如动态随机存取存储器、聚合物存储器、闪存以及相变存储器的数据存储设备。微电子设备封装也可包括含有数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或者微处理器的管芯。
本申请阐述的实施例也可以应用在传统计算机计算系统之外的其他设备和装置中。例如，可以用模制化合物盖的一个实施例封装管芯并且放置在便携设备中，诸如无线通信器或者类似个人数字助理的手持设备。另一个实例是用模制化合物盖的一个实施例封装的管芯可以放置在交通工具内，诸如汽车、机车、船只、飞机或者航天器。
图20是根据各实施例的流程框图。在2010处，管芯被放置在安装基底上。在2020处，邻接于所述管芯形成模制化合物盖。形成所述模制化合物盖包括形成在所述有源表面之上并在所述后部表面之下的最高表面。在一个实施例中，可通过注入模制继续所述过程。在一个实施例中，所述过程可以通过注入模制一个模制化合物盖，然后将所述模制化合物盖挑选和放置安排在管芯上，之后是可选的固化。
应该强调的是提供的摘要符合要求摘要允许读者快速确定该技术公开特性和要点的37 C.F.R.§1.72(b)。应该理解摘要并不是用来解释或限制权利要求的范围或意义。
在前述的详细描述中，为了公开的流畅把多种特性结合在单个实施例中。不可认为本公开的方法反映了企图为本发明的实施例请求的特性要多于每一权利要求所阐明的特性。正如所附权利要求反映的那样，发明的主体少于单个公开实施例中的所有特性。这样所附权利要求就并入此详细描述，其中每个权利要求本身都可看做是一个单独的较佳实施例。
本领域普通技术人员很容易理解的是，对为了解释本发明的特性所进行的描述和说明的细节、材料、部件安排和方法步骤的各种其他修改都没有背离所附权利要求中表达的本发明的原则和范围。

Claims (30)

1.一种物品，包括：
放置在安装基底上的第一管芯，其中所述第一管芯包括第一管芯有源第一表面以及第一管芯后部第二表面；以及
邻接于所述第一管芯的模制化合物盖，它还包括出现在所述第一管芯有源第一表面之上并在第一管芯后部第二表面之下的第三表面，其中所述第三表面包括出现在所述第一管芯有源第一表面之上的弯月形面和平行于所述第一管芯有源第一表面的大致呈平面的表面。
2.如权利要求1所述的物品，其特征在于，所述大致呈平面的表面在所述第一管芯有源第一表面之上的高度是所述管芯高度的分数。
3.如权利要求1所述的物品，其特征在于，所述弯月形面是从毛细管作用的弯月形面和强加的弯月形面中选择的。
4.如权利要求1所述的物品，其特征在于，所述大致呈平面的表面与所述第一管芯有源第一表面共平面。
5.如权利要求1所述的物品，其特征在于，还包括放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯。
6.如权利要求1所述的物品，其特征在于，还包括放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯，其中所述模塑料在所述第一管芯和所述第二管芯之间暴露所述安装基底的上表面。
7.如权利要求1所述的物品，其特征在于，还包括放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯，其中所述模塑料包括在所述第一管芯和所述第二管芯之间的曲线轮廓。
8.如权利要求1所述的物品，其特征在于，还包括：
放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯；以及
放置在安装基底上的最后的管芯，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且所述模制化合物盖邻接于所述最后的管芯。
9.如权利要求1所述的物品，其特征在于，还包括：
放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯；
放置在安装基底上的最后的管芯，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且所述模制化合物盖邻接于所述最后的管芯；以及
其中所述第一管芯、所述第二管芯以及所述最后的管芯的排列从如下配置中选取：
所述第一管芯、所述第二管芯以及所述最后的管芯被放置在单个模制化合物盖结构内；
所述第一管芯、所述第二管芯以及所述最后的管芯被分别放置在隔开的模制化合物盖结构内；
所述第一管芯和所述第二管芯被放置在单个模制化合物盖结构内，而所述最后的管芯的至少两个存在被放置在单个模制化合物盖结构内；以及
所述第一管芯和所述第二管芯被分别放置在隔开的模制化合物盖结构内，而所述最后的管芯的至少两个存在被放置在单个模制化合物盖结构内。
10.一种封装，包括：
放置在安装基底上的第一管芯，其中所述第一管芯包括第一管芯有源第一表面以及第一管芯后部第二表面；
邻接于所述第一管芯的模制化合物盖，它还包括出现在所述第一管芯有源第一表面之上并在所述第一管芯后部第二表面之下的第三表面，其中所述第三表面包括出现在所述第一管芯有源第一表面之上的弯月形面和平行于所述第一管芯有源第一表面的大致呈平面的表面；以及
粘合在所述第一管芯后部第二表面的散热装置。
11.如权利要求10所述的封装，其特征在于，还包括：
与所述散热装置热接触的吸热装置。
12.如权利要求10所述的封装，其特征在于，所述大致呈平面的表面在所述第一管芯有源第一表面之上的高度是所述管芯高度的分数。
13.如权利要求10所述的封装，其特征在于，还包括
放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯；以及
放置在安装基底上的最后的管芯，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且所述模制化合物盖邻接于所述最后的管芯。
14.一种计算系统，包括：
放置在安装基底上的第一管芯，其中所述第一管芯包括第一管芯有源第一表面以及第一管芯后部第二表面；
邻接于所述第一管芯的模制化合物盖，它还包括出现在所述第一管芯有源第一表面之上并在所述第一管芯后部第二表面之下的第三表面，其中所述第三表面包括出现在所述第一管芯有源第一表面之上的弯月形面和平行于所述第一管芯有源第一表面的大致呈平面的表面；以及
耦合至所述第一管芯的输入设备和输出设备中的至少一个。
15.如权利要求14所述的计算系统，其特征在于，所述计算系统是放置在计算机、无线通信器、手持设备、汽车、机车、飞机、船只或者航天器中的一个。
16.如权利要求14所述的计算系统，其特征在于，所述微电子管芯是从数据存储设备、数字信号处理器、微控制器、专用集成电路以及微处理器中选取的。
17.如权利要求14所述的计算系统，其特征在于，所述大致呈平面的表面在所述第一管芯有源第一表面之上的高度是所述管芯高度的分数。
18.如权利要求14所述的计算系统，其特征在于，还包括
放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯；以及
放置在安装基底上的最后的管芯，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且所述模制化合物盖邻接于所述最后的管芯。
19.如权利要求14所述的计算系统，其特征在于，还包括
放置在安装基底上的第二管芯，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且所述模制化合物盖邻接于所述第二管芯；
放置在安装基底上的最后的管芯，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且所述模制化合物盖邻接于所述最后的管芯；以及
其中所述第一管芯、所述第二管芯以及所述最后的管芯的排列从如下配置中选取：
所述第一管芯、所述第二管芯以及所述最后的管芯被放置在单个模制化合物盖结构内；
所述第一管芯、所述第二管芯以及所述最后的管芯被分别放置在隔开的模制化合物盖结构内；
所述第一管芯和所述第二管芯被放置在单个模制化合物盖结构内，而所述最后的管芯的至少两个存在被放置在单个模制化合物盖结构内；以及
所述第一管芯和所述第二管芯被分别放置在隔开的模制化合物盖结构内，而所述最后的管芯的至少两个存在被放置在单个模制化合物盖结构内。
20.一种处理系统，包括：
包括一轮廓的模制槽，该轮廓可使模制盖化合物大致出现在所述管芯有源表面之上并在所述管芯后部表面之下的高度处的管芯上，所述模制槽使所述模制盖化合物形成第三表面，所述第三表面包括出现在所述管芯有源表面之上的弯月形面和平行于所述管芯有源表面的大致呈平面的表面。
21.如权利要求20所述的处理系统，其特征在于，所述弯月形面的形成是从毛细管作用弯月形面和强加的弯月形面中选取的。
22.如权利要求20所述的处理系统，其特征在于，所述轮廓能够在所述模制槽内的第一管芯腔和在所述模制槽内的第二管芯腔之间的位置上使安装基底的上表面出现暴露部分。
23.如权利要求20所述的处理系统，其特征在于，所述轮廓包括第一管芯腔、邻近所述第一管芯腔的第二管芯腔以及邻近所述第一管芯腔的最后的管芯腔，
其中所述第一管芯腔、所述第二管芯腔以及所述最后的管芯腔的排列从如下配置中选取：
所述第一管芯腔、所述第二管芯腔以及所述最后的管芯腔被放置在单个模制化合物盖腔内；
所述第一管芯腔、所述第二管芯腔以及所述最后的管芯腔被分别放置在隔开的模制化合物盖腔内；
所述第一管芯腔和所述第二管芯腔被放置在单个模制化合物盖腔内，而至少两个所述最后的管芯腔被放置在单个模制化合物盖腔内；以及
所述第一管芯腔和所述第二管芯腔被分别放置在隔开的模制化合物盖腔内，而至少两个所述最后的管芯腔被放置在单个模制化合物盖腔内。
24.一种工艺，包括：
在放置在基底上的第一管芯上形成模制化合物盖，其中所述第一管芯包括第一管芯有源第一表面以及第一管芯后部第二表面，且形成模制化合物盖包括形成在所述第一管芯有源第一表面之上并在所述第一管芯后部第二表面之下的模制化合物盖第三表面，其中形成模制化合物盖第三表面包括形成出现在所述第一管芯有源第一表面之上的弯月形面和平行于所述第一管芯有源第一表面的大致呈平面的表面。
25.如权利要求24所述的工艺，其特征在于，形成所述弯月形面包括从毛细管作用的弯月形面和强加的弯月形面中选取而形成所述弯月形面。
26.如权利要求24所述的工艺，其特征在于，还包括：
在放置在安装基底上的第二管芯上形成模制化合物盖，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且形成模制化合物盖包括在所述第二管芯有源第一表面之上并在所述第二管芯后部第二表面之下形成模制化合物盖第三表面。
27.如权利要求24所述的工艺，其特征在于，还包括：
在放置在安装基底上的最后的管芯上形成模制化合物盖，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且形成模制化合物盖包括在所述最后的管芯有源第一表面之上并在所述最后的管芯后部第二表面之下形成模制化合物盖第三表面。
28.如权利要求24所述的工艺，其特征在于，形成所述模制化合物盖包括用微粒对所述模塑料进行注入模制。
29.如权利要求24所述的工艺，其特征在于，还包括：
在放置在安装基底上的第二管芯上形成模制化合物盖，其中所述第二管芯包括第二管芯有源第一表面以及第二管芯后部第二表面，并且形成模制化合物盖包括在所述第二管芯有源第一表面之上并在所述第二管芯后部第二表面之下形成模制化合物盖第三表面；以及
在放置在安装基底上的最后的管芯上形成模制化合物盖，其中所述最后的管芯包括最后的管芯有源第一表面以及最后的管芯后部第二表面，并且形成模制化合物盖包括在所述最后的管芯有源第一表面之上并在所述最后的管芯后部第二表面之下形成模制化合物盖第三表面。
30.如权利要求24所述的工艺，其特征在于，形成所述模制化合物盖的工艺是从注入模制、原地热固化、拾取并放置耦合所述模制化合物盖和所述第一管芯及其组合中选取的。
CNB2004800186293A 2003-06-30 2004-06-23 在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺 Expired - Fee Related CN100483658C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/612,764 US7294533B2 (en) 2003-06-30 2003-06-30 Mold compound cap in a flip chip multi-matrix array package and process of making same
US10/612,764 2003-06-30

Publications (2)

Publication Number Publication Date
CN1816904A CN1816904A (zh) 2006-08-09
CN100483658C true CN100483658C (zh) 2009-04-29

Family

ID=33541409

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800186293A Expired - Fee Related CN100483658C (zh) 2003-06-30 2004-06-23 在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺

Country Status (7)

Country Link
US (2) US7294533B2 (zh)
CN (1) CN100483658C (zh)
DE (1) DE112004001131B4 (zh)
GB (1) GB2434031B (zh)
HK (1) HK1100102A1 (zh)
TW (1) TWI238500B (zh)
WO (1) WO2005006433A2 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7294533B2 (en) 2003-06-30 2007-11-13 Intel Corporation Mold compound cap in a flip chip multi-matrix array package and process of making same
TWI244731B (en) * 2004-05-31 2005-12-01 Advanced Semiconductor Eng Method for improving balance of molding flow during assembling semiconductor packages with fail unit
US20080001282A1 (en) * 2006-06-30 2008-01-03 Mitul Modi Microelectronic assembly having a periphery seal around a thermal interface material
TWI312558B (en) * 2006-08-21 2009-07-21 Ase Shanghai Inc Packaging substrate board and method of manufacturing the same
US7898093B1 (en) 2006-11-02 2011-03-01 Amkor Technology, Inc. Exposed die overmolded flip chip package and fabrication method
US7539034B2 (en) * 2007-02-01 2009-05-26 Qimonda North America Corp. Memory configured on a common substrate
CN101226915B (zh) * 2008-02-05 2010-09-29 日月光半导体（上海）股份有限公司 封装基板及其制造方法
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8389330B2 (en) * 2010-06-24 2013-03-05 Stats Chippac Ltd. Integrated circuit package system with package stand-off and method of manufacture thereof
US8546191B2 (en) * 2010-12-01 2013-10-01 Xilinx, Inc. Disposing underfill in an integrated circuit structure
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US10147660B2 (en) 2011-10-27 2018-12-04 Global Circuits Innovations, Inc. Remapped packaged extracted die with 3D printed bond connections
US10177054B2 (en) 2011-10-27 2019-01-08 Global Circuit Innovations, Inc. Method for remapping a packaged extracted die
US10128161B2 (en) 2011-10-27 2018-11-13 Global Circuit Innovations, Inc. 3D printed hermetic package assembly and method
US9966319B1 (en) 2011-10-27 2018-05-08 Global Circuit Innovations Incorporated Environmental hardening integrated circuit method and apparatus
US10109606B2 (en) 2011-10-27 2018-10-23 Global Circuit Innovations, Inc. Remapped packaged extracted die
US9870968B2 (en) 2011-10-27 2018-01-16 Global Circuit Innovations Incorporated Repackaged integrated circuit and assembly method
US10002846B2 (en) 2011-10-27 2018-06-19 Global Circuit Innovations Incorporated Method for remapping a packaged extracted die with 3D printed bond connections
US9935028B2 (en) * 2013-03-05 2018-04-03 Global Circuit Innovations Incorporated Method and apparatus for printing integrated circuit bond connections
US8524538B2 (en) * 2011-12-15 2013-09-03 Stats Chippac Ltd. Integrated circuit packaging system with film assistance mold and method of manufacture thereof
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
US9685390B2 (en) * 2012-06-08 2017-06-20 Intel Corporation Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
US20130328220A1 (en) * 2012-06-12 2013-12-12 KyungHoon Lee Integrated circuit packaging system with film assist and method of manufacture thereof
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US8940587B1 (en) 2012-07-11 2015-01-27 Amkor Technology, Inc. Die seal design and method and apparatus for integrated circuit production
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
US9397078B1 (en) * 2015-03-02 2016-07-19 Micron Technology, Inc. Semiconductor device assembly with underfill containment cavity
US9704767B1 (en) 2015-12-23 2017-07-11 Intel Corporation Mold compound with reinforced fibers
US11152274B2 (en) * 2017-09-11 2021-10-19 Advanced Semiconductor Engineering, Inc. Multi-moldings fan-out package and process
DE102018101453A1 (de) * 2018-01-23 2019-07-25 Borgwarner Ludwigsburg Gmbh Heizvorrichtung und Verfahren zum Herstellung eines Heizstabes
US10504824B1 (en) * 2018-09-21 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136365A (en) * 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
DE69621983T2 (de) 1995-04-07 2002-11-21 Shinko Electric Ind Co Struktur und Verfahren zur Montage eines Halbleiterchips
TW314650B (zh) * 1995-06-21 1997-09-01 Oki Electric Ind Co Ltd
US5817545A (en) * 1996-01-24 1998-10-06 Cornell Research Foundation, Inc. Pressurized underfill encapsulation of integrated circuits
JP3070473B2 (ja) * 1996-02-28 2000-07-31 日本電気株式会社 半導体装置の実装方法及び構造
JPH1041694A (ja) * 1996-07-25 1998-02-13 Sharp Corp 半導体素子の基板実装構造及びその実装方法
US6090237A (en) * 1996-12-03 2000-07-18 Reynolds; Carl V. Apparatus for restraining adhesive overflow in a multilayer substrate assembly during lamination
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
JP3849277B2 (ja) * 1998-01-26 2006-11-22 ソニー株式会社 半導体装置
JP3702788B2 (ja) * 1998-07-01 2005-10-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3402267B2 (ja) * 1999-06-23 2003-05-06 ソニーケミカル株式会社 電子素子の実装方法
US6438826B2 (en) * 2000-02-10 2002-08-27 Towa Corporation Electronic component, method of sealing electronic component with resin, and apparatus therefor
US6537482B1 (en) * 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
JP2002252318A (ja) * 2001-02-27 2002-09-06 Nec Kansai Ltd チップ型半導体装置
JP3929250B2 (ja) * 2001-03-08 2007-06-13 株式会社ルネサステクノロジ 半導体装置
US6903278B2 (en) * 2001-06-29 2005-06-07 Intel Corporation Arrangements to provide mechanical stiffening elements to a thin-core or coreless substrate
TW504811B (en) * 2001-10-12 2002-10-01 Advanced Semiconductor Eng Flip-chip packaging structure and the forming method
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
US6762509B2 (en) * 2001-12-11 2004-07-13 Celerity Research Pte. Ltd. Flip-chip packaging method that treats an interconnect substrate to control stress created at edges of fill material
KR100400496B1 (ko) 2001-12-13 2003-10-08 서화일 멀티 플립칩의 언더필 인캡슐레이션 공정용 몰드
JP2003283295A (ja) * 2002-03-25 2003-10-03 Toshiba Corp 弾性表面波装置及びその製造方法
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US6919642B2 (en) * 2002-07-05 2005-07-19 Industrial Technology Research Institute Method for bonding IC chips to substrates incorporating dummy bumps and non-conductive adhesive and structures formed
US6933173B2 (en) * 2003-05-30 2005-08-23 Texas Instruments Incorporated Method and system for flip chip packaging
US7294533B2 (en) * 2003-06-30 2007-11-13 Intel Corporation Mold compound cap in a flip chip multi-matrix array package and process of making same

Also Published As

Publication number Publication date
HK1100102A1 (en) 2007-09-07
US7514300B2 (en) 2009-04-07
GB0520454D0 (en) 2005-11-16
TW200518288A (en) 2005-06-01
WO2005006433A3 (en) 2005-03-24
US20080032459A1 (en) 2008-02-07
DE112004001131B4 (de) 2016-12-01
TWI238500B (en) 2005-08-21
CN1816904A (zh) 2006-08-09
GB2434031A (en) 2007-07-11
GB2434031B (en) 2008-04-09
DE112004001131T5 (de) 2008-03-20
US7294533B2 (en) 2007-11-13
US20040262776A1 (en) 2004-12-30
WO2005006433A2 (en) 2005-01-20

Similar Documents

Publication Publication Date Title
CN100483658C (zh) 在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺
CN208690235U (zh) 集成电路封装和用于集成电路封装的盖件
US10573579B2 (en) Semiconductor package with improved heat dissipation
US8368188B2 (en) Drop-mold conformable material as an encapsulation for an integrated circuit package system and method for manufacturing thereof
CN104347544B (zh) 在堆叠管芯的侧壁上具有热介面材料的封装件
US20050224957A1 (en) Semiconductor package with heat dissipating structure and method of manufacturing the same
US7598600B2 (en) Stackable power semiconductor package system
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US6700783B1 (en) Three-dimensional stacked heat spreader assembly for electronic package and method for assembling
CN103107142A (zh) 具有盖结构的半导体器件及其制造方法
US7863109B2 (en) Integrated circuit packaging system with a protrusion on an inner stacking module and method of manufacture thereof
KR100955936B1 (ko) 반도체 패키지 모듈용 방열 장치 및 이를 갖는 반도체패키지 모듈
JP6770648B2 (ja) 下にあるインターポーザを通じて拡張するヒートスプレッダを有する半導体ダイアセンブリ及び関連技術
KR20190047444A (ko) 단열벽을 포함하는 반도체 패키지
CN106057747A (zh) 包括散热器的半导体封装件及其制造方法
US20020135076A1 (en) Heat sink with collapse structure and semiconductor package with heat sink
US7163845B2 (en) Internal package heat dissipator
US20020100963A1 (en) Semiconductor package and semiconductor device
EP1122779A2 (en) Carbon fiber reinforced resin heat radiation fin mounted on a substrate
CN206819986U (zh) 一种增强散热性能的ic封装结构
KR20200033131A (ko) 반도체 패키지 시스템
CN200976345Y (zh) 芯片封装结构
JPH06232294A (ja) 半導体集積回路装置
CN101308827A (zh) 散热型半导体封装件
CN217719592U (zh) 一种半导体多芯片封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090429

Termination date: 20180623