CN101226915B - 封装基板及其制造方法 - Google Patents

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Abstract

本发明公开一种封装基板及其制造方法,封装基板包括有一框架、多个第一基板单元,以及至少一第二基板单元。框架具有至少一开口。这些第一基板单元与框架一体成型。第二基板单元设置于开口中,且开口与第二基板单元具有不同的形状。这些第一基板单元及第二基板单元是以矩阵式配置于封装基板。

Description

封装基板及其制造方法
技术领域
本发明是有关于一种封装基板及其制造方法,且特别是有关于一种其中任一基板单元皆为良好的基板单元的封装基板及其制造方法。
背景技术
半导体技术不断地突破与演进,并应用于各式电子产品中,带给人们处理日常事务上许多的便利。其中在半导体芯片的封装结构中,半导体芯片是透过凸块(Bump)、导线架(Lead Frame)或焊线(Wire)等结构,将内部的微电子元件及电路电性连接至外界。同时,半导体芯片的封装结构也可避免半导体芯片受到碰撞或受潮。此外,随着芯片上电路的复杂化,以及电性外接点数量的增加,半导体封装结构从早期双边引脚式封装(Dual In linePackage,DIP),逐渐发展为适应高芯片速度、针脚密集化的封装结构,例如球栅阵列(Ball Grid Array,BGA)封装。在各式电子产品不断推陈出新之际,芯片需求量更呈倍数成长,使得半导体封装技术在今日工业科技发展中,扮演一极重要的角色。
请参照图1,其为现有的球栅阵列封装结构的侧视剖面图。该封装结构10包括一封装基板14、多条金线12、一芯片11、一封装树脂13、多个锡球15以及一银胶16。封装基板14具有一电路(未显示于图中),而封装基板14的一下表面14b具有与电路电性连接的多个接触点。这些锡球15是黏接于这些接触点,用以将封装结构10与外部电子元件电性连接。芯片11具有多个结合焊垫17,且芯片11是借助银胶16接合在封装基板14的一上表面14a。这些接合焊垫17分别通过这些金线12电性连接于该电路。而封装树脂13是设置于封装基板14上,且包覆这些金线12及芯片11,用以提供这些金线12及芯片11物理性的保护,如防止其受到碰撞或是受潮而损坏。
另外,为了提高封装结构的装配效率,目前在业界是将提供单一基板以进行单一芯片封装的方式,改为提供一条状的封装基板的方式,这样即可同时进行多个芯片的封装。请参照图2,其为一现有的条状封装基板的示意图。其中条状封装基板20具有多个线性排列的基板单元21。然而,所提供的条状封装基板20,其无法确保这些基板单元21完全为良好的基板单元21。而其中不良的基板单元21,将导致制作出的封装结构成为不良品,造成封装制程良率的降低。一般而言,当条状封装基板20中具有一定数目以上的不良的基板单元21时,要将此条状封装基板20,连同其中良好的基板单元21报废。这样一来,造成了材料的浪费,也相对地提高了成本。因此,如何让条状封装基板20上均为良好的基板单元21,以充分利用所有良好的基板单元21,已经成为目前急待研究的一个重要课题。
发明内容
本发明的主要目的在于提供一种封装基板及其制造方法,利用将不良基板单元自封装基板上移除,并形成开口,再将不同于开口的形状的第二基板单元置入开口中的方式,使得此封装基板具有提高封装效率、降低封装成本、确保封装制程准确性,以及提升芯片封装品质的优点。
为达成上述目的或是其它目的,本发明采用如下技术方案:一种封装基板,其包括有一框架、多个与框架一体成型的第一基板单元及至少一第二基板单元,其中所述框架具有至少一开口;所述第二基板单元设置于开口中,且开口与第二基板单元具有不同的形状;而且这些第一基板单元与第二基板单元是以矩阵式配置于封装基板。
为达成上述目的或是其它目的,本发明采用如下技术方案:一种封装基板的制造方法,其步骤包括有:提供一第一封装基板,所述第一封装基板具有多个第一基板单元及至少一不良基板单元;自所述第一封装基板分离出不良基板单元,并对应地于第一封装基板的一框架形成至少一开口;提供至少一第二基板单元,所述第二基板单元与所述开口具有不同的形状;以及置入所述第二基板单元于所述开口中。
相较于现有技术,本发明封装基板及其制造方法的优点如下:首先,由于封装基板上具有均为良好的多个基板单元,因此可提高封装制程的良率,进而降低封装成本。而因为封装基板上的这些第一基板单元及这些第二基板单元为矩阵式排列,使得在一片封装基板上,就可进行多个芯片的封装制程,相对地提高了封装的效率。又因为第二基板单元的形状是不同于这些开口的形状,使得这些第二基板单元自第二封装基板分离时,这些第二基板单元的形状及这些凹缘的形状,均不需精准地配合这些开口的形状,这样可提高整体封装基板的制造效率。此外,因为这些凹缘是不接触封装基板的框架,其可缓冲这些第二基板单元置入这些开口内时施于框架上的应力,通过这种方式,可以避免框架发生变形,确保封装制程的准确性。再者,因为这些第二基板单元的凸缘是抵靠于这些开口,使得进行芯片的封装时,这些第二基板单元不会与框架发生相对移动,从而提升芯片封装的品质。
附图说明
图1为现有的球栅阵列封装结构的侧视剖面图。
图2为现有的条状封装基板的示意图。
图3为依照本发明的封装基板的制造方法的流程图。
图4A为图3中步骤31的第一封装基板的示意图。
图4B为图3中步骤32的第一封装基板的示意图。
图4C为图3中步骤33的第二基板单元的示意图。
图4D为一胶膜设置于图4B的第一封装基板的一下表面的示意图。
图4E为第二封装基板黏贴于胶膜上的示意图。
图4F为在完成图3中步骤34之后的第一封装基板。
图5A为采用部分黏贴的方式设置胶膜的封装基板的示意图。
图5B为图5A的封装基板的后侧视图。
图6为采用载具黏贴第一封装基板的示意图。
具体实施方式
请同时参照图3及图4A至图4C,图3为依照本发明的封装基板的制造方法的流程图。图4A及图4B分别为图3中步骤31及步骤32的第一封装基板的示意图。图4C为图3中步骤33的第二基板单元的示意图。首先,在图3的步骤31中,提供一第一封装基板40,如图4A所示。此第一封装基板40具有多个第一基板单元41及至少一不良基板单元42。在本实施例中,第一封装基板40具有多个不良基板单元42。这些第一基板单元41例如是球栅阵列封装(Ball Grid Array,BGA)基板,并以矩阵式配置于第一封装基板40。
接着,进行图3的步骤32。如图4B所示,自第一封装基板40分离出不良基板单元42,而相应地在第一封装基板40的一框架43上形成至少一开口44,而开口44例如是矩形。在本实施例中,自第一封装基板40分离出多个不良基板单元42,并相应地在框架43中形成多个开口44。
其次,进行图3的步骤33,如图4C所示。提供至少一第二基板单元45。第二基板单元45是自一第二封装基板(未显示于图中)分离出。在本实施例中,要对应这些开口44(如图4B中所示)的数目提供相应的多个第二基板单元45,且这些第二基板单元例如是球栅阵列封装基板。在步骤33中,形成至少一凹缘45a于第二基板单元45的边缘,使得当第二基板单元45置入开口44时,第二基板单元45的边缘与框架43部分接触。在本实施例中,形成有四个凹缘45a及四个凸缘45b于第二基板单元45的边缘,这些凸缘45b是配置于第二基板单元45的四个角落,这些凹缘45a是配置于这些凸缘45b之间。这样第二基板单元45与开口44具有不同的形状。
然后,进入图3的步骤34,置入第二基板单元45于开口44中。请同时参照图4D及图4E。图4D为一胶膜设置于第一封装基板的一下表面的示意图,图4E为第二封装基板黏贴于胶膜上的示意图。首先,如图4D所示,提供一胶膜(adhesive film)46于第一封装基板40的一下表面(位于背纸面),且胶膜46完全覆盖下表面。此胶膜46例如是一紫外线胶膜(ultraviolet adhesive film)。而开口44是暴露部分的胶膜46。接着,如图4E所示,将第二基板单元45黏贴于胶膜46上,用以设置第二基板单元45于开口44中。同时,第二基板单元45的这些凸缘45b是抵靠在开口44的侧壁,这些凸缘45b用以定位第二基板单元45于开口44中的位置。请参照图4F,其为在完成图3的步骤34之后的封装基板。至此即完成本实施例的封装基板50。
此外,在上述图3的步骤34中,胶膜46除了完全覆盖下表面之外,也可仅配置于邻近开口44的部分下表面。请同时参照图5A及图5B,图5A为采用部分黏贴的方式设置胶膜的封装基板的示意图,图5B为图5A的封装基板的后侧视图。相较于胶膜46完全覆盖下表面的方式,胶膜46仅配置于邻近这些开口44的部分下表面,可以节省胶膜的用量,进而节省成本。这些第二基板单元45是通过将其黏贴于胶膜46上,而置入这些开口44中。
另外,请参照图6,其为采用载具黏贴第一封装基板的示意图。在制程中,也可将第一封装基板40设置于一载具(carrier)47上。此载具47的表面具有一黏着层47a,而开口44是暴露部分的黏着层47a。通过黏贴第二基板单元45于黏着层47a上的方式,将第二基板单元45置入开口44中。这样就可以直接利用载具47在输送第一封装基板40时,黏贴第二基板单元45于开口44中。因此,简化了制程步骤,并且节省了时间。
本实施例中,第一封装基板40、这些第一基板单元41、这些第二基板单元45及框架43的材质,例如是聚亚醯胺树脂(polyimide)或双马来醯亚胺三嗪树脂(Bismaleimide Triazine resin,BT resin)。这些第二基板单元45的凸缘45b是位于各个第二基板单元45的角落(如图4F所示)。当这些第二基板单元45设置于这些开口44时,这些第二基板单元45的边缘与框架43部分接触,用以缓冲这些第二基板单元45施加于框架43的应力。这样就可防止框架43发生变形,进而确保后续将芯片封装于封装基板50上的过程可准确地进行。而这些凸缘45b是抵靠这些开口44,用以固定这些第二基板单元45于这些开口44中各自的位置。使得封装制程进行时,这些第二基板单元45不与框架43发生相对移动,确保芯片封装的品质。另外,由于这些第二基板单元45的形状是不同于这些开口44的形状,使得这些第二基板单元45的形状不需准确地配合这些开口44的形状,仅需于部分的边缘简易地形成这些凹缘45a即可。通过这种方式,可提高封装基板50的制造效率。
如以上依照本发明较佳实施例所述的封装基板及其制造方法,本发明是将多个不良基板单元自一第一封装基板分离出来,并相应地于第一封装基板上形成多个开口。本发明还将良好的多个第二基板单元自一第二封装基板分离出来,并且设置于这些开口中。这样就可形成具有均为良好基板单元的封装基板。其中这些第二基板单元具有多个凹缘及凸缘,且这些第二基板单元的形状不同于这些开口的形状。
本发明封装基板及其制造方法的优点如下:
第一:由于封装基板上具有均为良好的多个基板单元,因此可提高封装制程的良率,进而降低封装成本;
第二:封装基板上的这些第一基板单元及这些第二基板单元为矩阵式排列,使得在一片封装基板上,就可进行多个芯片的封装制程,相对地提高了封装的效率;
第三:因为第二基板单元的形状是不同于这些开口的形状,使得这些第二基板单元自第二封装基板分离时,这些第二基板单元的形状及这些凹缘的形状,均不需精准地配合这些开口的形状,这样可提高整体封装基板的制造效率;
第四:因为这些凹缘是不接触封装基板的框架,其可缓冲这些第二基板单元置入这些开口内时施于框架上的应力。通过这种方式,可以避免框架发生变形,确保封装制程的准确性;
第五:因为这些第二基板单元的凸缘是抵靠于这些开口,使得进行芯片的封装时,这些第二基板单元不会与框架发生相对移动,从而提升芯片封装的品质。

Claims (13)

1.一种封装基板,包括有一框架及多个与该框架一体成型的第一基板单元,其特征在于:所述框架具有至少一开口;至少有一第二基板单元设置于所述开口中,所述第二基板单元具有至少一凹缘,该凹缘配置于第二基板单元的两个相邻的角落之间,且所述开口与所述第二基板单元具有不同的形状;而且这些第一基板单元与第二基板单元是以矩阵式配置于封装基板,且所述第二基板单元的边缘与框架部分接触。
2.如权利要求1所述的封装基板,其特征在于:所述第二基板单元具有多个凹缘及多个凸缘,这些凹缘及这些凸缘交错配置于第二基板单元的边缘处,这些凸缘抵靠于所述开口的侧壁上。
3.如权利要求2所述的封装基板,其特征在于:这些凸缘分别位于所述第二基板单元的角落。
4.如权利要求1所述的封装基板,其特征在于:所述封装基板还包括有一胶膜,其设置于封装基板的一下表面;所述开口暴露部分的胶膜,所述第二基板单元通过胶膜黏贴于开口中。
5.如权利要求4所述的封装基板,其特征在于:所述胶膜完全覆盖封装基板的下表面或配置于邻近开口的部分下表面。
6.如权利要求1所述的封装基板,其特征在于:所述封装基板设置于一载具上,所述载具的表面具有一黏着层,所述开口暴露部分的黏着层,且所述第二基板单元通过黏着层黏贴于开口中。
7.一种封装基板的制造方法,其步骤包括有:提供一第一封装基板,所述第一封装基板具有多个第一基板单元及至少一不良基板单元;其特征在于:该封装基板的制造方法还包括有如下步骤:自所述第一封装基板分离出不良基板单元,并对应地于第一封装基板的一框架形成至少一开口;提供至少一第二基板单元,所述第二基板单元具有至少一凹缘,该凹缘配置于第二基板单元的两个相邻的角落之间,所述第二基板单元与所述开口具有不同的形状;以及置入所述第二基板单元于所述开口中,且所述第二基板单元的边缘与框架部分接触。
8.如权利要求7所述的封装基板的制造方法,其特征在于:所述第二基板单元是自一第二封装基板分离出。
9.如权利要求8所述的封装基板的制造方法,其特征在于:提供所述第二基板单元的步骤包括有:形成四个凹缘及四个凸缘于所述第二基板单元的边缘,这些凸缘配置于第二基板单元的四个角落,这些凹缘配置于这些凸缘之间。
10.如权利要求9所述的封装基板的制造方法,其特征在于:置入所述第二基板单元的步骤包括有:以这些凸缘抵靠所述开口的侧壁,用以定位所述第二基板单元于开口中的位置。
11.如权利要求7所述的封装基板的制造方法,其特征在于:置入所述第二基板单元的步骤包括有:提供一胶膜于所述第一封装基板的一下表面,所述开口暴露部分的该胶膜;以及黏贴所述第二基板单元于所述胶膜上,用以设置第二基板单元于开口中。
12.如权利要求11所述的封装基板的制造方法,其特征在于:所述胶膜完全覆盖第一封装基板的下表面或配置于邻近开口的部分下表面。
13.如权利要求7所述的封装基板的制造方法,其特征在于:置入所述第二基板单元的步骤包括:设置所述第一封装基板于一载具上,所述载具的表面具有一黏着层,且所述开口暴露部分的黏着层;以及黏贴所述第二基板单元于所述黏着层,用以设置第二基板单元于开口中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194715A (zh) * 2010-03-16 2011-09-21 南亚电路板股份有限公司 封装基板模块及其条状封装基板
CN109256361B (zh) * 2018-08-02 2020-06-09 江苏长电科技股份有限公司 一种选择性背金芯片封装结构及其工艺方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6481098B1 (en) * 2001-07-05 2002-11-19 Shou-Chih Lin Chen Method of manufacturing circuit boards
US6551855B1 (en) * 2001-11-14 2003-04-22 Advanced Semiconductor Engineering, Inc. Substrate strip and manufacturing method thereof
TWI237353B (en) * 2003-12-23 2005-08-01 Siliconware Precision Industries Co Ltd Substrate strip for increasing yield and method for fabricating the same
CN1816904A (zh) * 2003-06-30 2006-08-09 英特尔公司 在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6481098B1 (en) * 2001-07-05 2002-11-19 Shou-Chih Lin Chen Method of manufacturing circuit boards
US6551855B1 (en) * 2001-11-14 2003-04-22 Advanced Semiconductor Engineering, Inc. Substrate strip and manufacturing method thereof
CN1816904A (zh) * 2003-06-30 2006-08-09 英特尔公司 在倒装多矩阵阵列封装中的模制化合物盖及其制作工艺
TWI237353B (en) * 2003-12-23 2005-08-01 Siliconware Precision Industries Co Ltd Substrate strip for increasing yield and method for fabricating the same

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