CN100435297C - 半导体装置及其制造方法 - Google Patents

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Abstract

在本发明的半导体装置中，以能完全防止薄膜基板上形成的电极与半导体元件端部安装时等接触的方式，在具有电极的薄膜基板至少一面安装的半导体元件中，在与电极相对的面的所需位置处形成绝缘保护部，把半导体元件和薄膜基板间的距离设定为至少10微米以上。

Description

半导体装置及其制造方法
技术领域
本发明涉及在具有柔软性薄膜状基板上安装着半导体元件的半导体装置及其制造方法。
背景技术
在便携电话或数码相机中所用的薄膜状基板即薄膜基板上，安装半导体元件后用树脂模压。作为在薄膜基板上安装半导体元件的方法，已知方式有TAB(Tape Automated Bonding(带式自动键合))方式。在TAB方式中，通过在薄膜基板上形成用于安装元件的孔，并在该薄膜基板表面层压金属箔，且蚀刻该金属箔，形成突出到上述孔内部的多个指形簧片。对应着这些指形簧片，焊接半导体元件的块状电极，把半导体元件安装在薄膜基板上。
在上述构成的以往半导体装置中，把半导体元件的块状电极焊接在薄膜基板的指形簧片上时，指形簧片接触半导体元件棱角而使元件损伤的话，会导致所谓短路的问题。为了解决这个问题，在半导体元件上设置绝缘膜。图20是日本专利文献特开平10-340923公报公开的半导体装置剖面图。图20所示的半导体装置表示用TAB方式把半导体元件101安装在薄膜基板103上的状态。该半导体装置中，在突出到薄膜基板103上所形成孔100内部的指形簧片104上，热压粘合固定着半导体元件101的块状电极105。在用于形成半导体元件101的半导体晶片上，用旋转涂布方式涂布绝缘树脂，并干燥形成在半导体元件101的块状电极侧形成的绝缘膜102。这时，因绝缘膜102覆盖着半导体晶片上形成的块状电极105，绝缘膜102整体表面半蚀刻。从而把绝缘膜102的膜厚度去除到中间位置，块状电极105突出到绝缘膜102的上方。把这时的绝缘膜102膜厚度设定为块状电极105的80～90％。在形成这种绝缘膜102的半导体晶片上采用蚀刻形成切断用槽。沿该槽切断半导体晶片，制作各个半导体元件101。
因在上述半导体元件101的块状电极侧形成绝缘膜102，所以，在把指形簧片104焊接在块状电极105上时，能防止指形簧片104与半导体元件101的端部直接触而短路。把这种半导体元件101安装在薄膜基板103上后，用树脂106使块状电极105和指形簧片104的结合部模压。
在图20所示的以往半导体装置中，在薄膜基板103上形成用于安装半导体元件101的孔100，在该孔100中充填树脂106并模压。但是，在最近的半导体装置中，在薄膜基板103上不形成用于安装半导体元件101的孔100，而把半导体元件101的块状电极104直接与薄膜基板上形成的电极连接。这种结构的半导体装置中，半导体元件101的块状电极105薄膜基板上所形成的电极连接。在这种结构的半导体装置中，半导体元件101的块状电极105配置在薄膜基板上所形成的电极上，并热压粘合连接电极与块状电极104。在这种半导体元件101和薄膜基板103之间充填树脂，制造成半导体装置。
如上所述，在半导体元件101和薄膜基板103之间充填树脂制造半导体装置制造的情况下，模压树脂必须要在半导体元件与薄膜基板之间的空间中普遍充填而没有空洞或气泡。如果树脂内存在空洞或气泡，就会导致长期使用中的腐蚀、破损、断线。
但是，在以往半导体装置中，半导体元件101和薄膜基板103间形成如能防止安装时短路等的绝缘膜时，半导体元件101的绝缘膜102和薄膜基板103间只要稍有间隙，就难以在该间隙中以完全没有气泡的状态普遍充填树脂。特别由于电极间距细小而使充填空间变狭，在这种空间中充填树脂时，恐怕会在树脂内产生空洞或气泡。
发明内容
鉴于以往结构中存在的问题，本发明的目的在于提供一种半导体装置及其制造方法，在能完全防止薄膜基板上形成电极与半导体元件端部安装时接触的同时，能完全且高精度地对薄膜基板上安装的半导体元件进行树脂模压。
本发明的半导体装置采用下述方式构成，具有用柔软树脂材料制成的薄膜基板、在所述薄膜基板的至少一个面上形成且由金属膜电极图案形成的电极、具有与所述金属膜电极图案形成的电极连接着的块状电极的半导体元件、在所述半导体元件中的与所述金属膜电极图案形成的电极相对的面上形成，防止所述半导体元件与所述金属膜电极图案形成的电极直接接触的绝缘保护部、以及至少在所述半导体元件与所述薄膜基板之间的空间内形成，密封所述金属膜电极图案形成的电极与所述块状电极的密封部，所述半导体元件中形成所述块状电极的面至所述薄膜基板的表面间的距离为至少10微米以上，所述绝缘保护部具有5～30微米范围内的厚度，只在所述半导体元件中的与所述金属膜电极图案形成的电极对置的面的外缘部分的一部分形成，所述绝缘保护部与所述薄膜基板的间隙具有规定距离。这种结构的本发明完全能防止薄膜基板上形成的电极与半导体元件端部安装时的接触，并且能完全且高精度地对薄膜基板上安装的半导体元件进行树脂模压，所以，能提供可信度高的半导体装置。
本发明的另一种半导体装置具有下述结构，具有用柔软树脂材料制成的薄膜基板、在上述薄膜基板至少一面形成且具有金属膜电极图案结构的电极、具有与上述电极连接着的块状电极且与上述电极对置面中的外缘部分的角部以钝角形成的半导体元件、在上述半导体元件和上述薄膜基板之间形成且密封上述电极与上述块状电极的密封部。这种结构的本发明完全能防止薄膜基板上形成的电极与半导体元件端部安装时的接触，并且能完全且高精度地对薄膜基板上安装的半导体元件进行树脂模压，所以，能提供可信度高的半导体装置。
另外，在本发明的半导体装置中，通过在上述半导体元件密贴设置面罩(sheet cover)，该面罩由具有柔软电磁屏蔽功能的材料形成，容易制造可信度高的半导体装置。
本发明的半导体装置制造方法包括在半导体元件中具有块状电极的面上涂布保护膜的工序；掩盖上述半导体元件所需区域并依次进行照射紫外线、显像、洗涤且硬化各处理而形成绝缘保护部的工序；在具有电极的薄膜基板上所需位置配置上述半导体元件并加压加热连接上述块状电极与上述电极的工序；以及在上述半导体元件和上述薄膜基板之间注入树脂形成密封部的工序。根据具有这些工序的本发明制造方法，能防止薄膜基板上形成的电极和半导体元件端部安装时接触，同时，能完全且高精度地对薄膜基板上安装的半导体元件进行树脂模压。
本发明的另一种半导体装置制造方法包括，在半导体元件中具有块状电极的面所需位置涂布树脂的工序；对上述半导体元件所需位置涂布的树脂进行加热处理而形成绝缘保护部的工序，在具有电极的薄膜基板上所需位置配置上述半导体元件并加压加热连接上述块状电极和上述电极的工序；在上述半导体元件和上述薄膜基板之间注入树脂形成密封部的工序。根据具有这些工序的本发明制造方法，能防止薄膜基板上形成的电极和半导体元件端部安装时接触，同时，能完全且高精度地对薄膜基板上安装的半导体元件进行树脂模压。
本发明的新特点虽特别记载在附加的权利要求范围中，但通过阅读与其他目的和特点相结合的附图以及以下的详细说明，能更好地从结构和内容双方理解评价本发明。
附图说明
图1是表示涉及本发明实施方式1中半导体装置结构的剖面图；
图2是表示实施方式1中半导体元件块状电极形成面的背面图；
图3是说明实施方式1的半导体装置中半导体元件制造方法的示意图；
图4是表示实施方式1的半导体装置制造工序中模压工序的示图；
图5是表示涉及本发明实施方式2的半导体装置中半导体元件块状电极形成面的背面图；
图6是说明实施方式2的半导体装置中半导体元件制造方法的示意图；
图7是表示涉及本发明实施方式3的半导体装置中半导体元件块状电极形成面的背面图；
图8是说明实施方式3的半导体装置中半导体元件制造方法的示意图；
图9是表示涉及本发明实施方式4的半导体装置中半导体元件块状电极形成面的背面图；
图10是说明实施方式4的半导体装置中半导体元件制造方法的示意图；
图11是表示涉及本发明的实施方式5的半导体装置中半导体元件块状电极形成面的背面图；
图12是说明实施方式5的半导体装置中半导体元件制造方法的示意图；
图13是表示涉及本发明的实施方式6的半导体装置结构的剖面图；
图14是表示实施方式6中半导体元件角部剖面形状的示图；
图15是表示涉及本发明的实施方式6的半导体装置中角部形成方法的示意图；
图16是表示实施方式6的制造方法中蚀刻半导体元件进行切断方法的示意图；
图17是表示涉及本发明实施方式7的半导体装置斜视图；
图18是表示实施方式7的半导体装置结构剖面图；
图19是表示在实施方式7的半导体装置制造过程中面罩配置在半导体元件上面且用固定夹具加热按压状态的示图；
图20是表示以往半导体装置结构的剖面图。
应当考虑到，图面的局部或全部是以图示为目的概述描述，并不限定为忠实描述所示主要部件实际相对大小或位置。
具体实施方式
下面参照附图对涉及本发明的半导体装置以及半导体装置制造方法的最佳实施方式进行说明。
实施方式1
图1是表示涉及本发明的实施方式1的半导体装置结构剖面图。
在实施方式1中，薄膜基板1是由在其表面具有电极3的薄膜状柔软树脂材料形成的基板。半导体元件2A是从半导体晶片切出的半导体片。电极3是在薄膜基板1上形成的金属膜电极图案，由图案蚀刻形成。半导体元件2A背面形成的块状电极4是在从半导体晶片切出半导体片前采用电镀法制作的部件，是突起状的金(Au)。半导体元件2A的各端子焊接在薄膜基板1实施了镀金(Au)的电极上。另外，块状电极4也可以由具有所需厚度的金(Au)柱块形成的。
如图1所示，实施方式1的半导体装置中，半导体元件2A的块状电极4与在薄膜基板1上形成的电极3连接。在半导体元件2A和薄膜基板1之间模压环氧类树脂即密封部6，完全密封住薄膜基板1上的电极3和半导体元件2A的块状电极4的结合部分。
在实施方式1中的半导体元件2A中，在形成其块状电极4的背面端部上形成有由绝缘树脂构成的绝缘保护部5A。该绝缘保护部5A能防止在把半导体元件2A安装在薄膜基板1上时或模压工序中半导体元件2A的端部与电极部分直接接触。
另外，作为薄膜基板1，例如使用由聚酰亚胺薄膜形成的厚0.01mm～0.2mm范围内的柔软片。除了这种片以外，也可以用作为一般基板使用的薄膜基板。作为形成密封部6的树脂也可以使用苯酚类、丙烯酸类树脂。即使使用其它树脂，如果具有电绝缘性也可以。
图2是表示实施方式1中半导体元件2A的块状电极4形成面的背面图。如图2所示，在实施方式1中的半导体元件2A中，在多个块状电极4形成面的外缘部分形成绝缘保护部5A。
下面对图2所示的半导体元件2A中的绝缘保护部5A的制造方法进行说明。
图3是说明实施方式1中的半导体装置中半导体元件2A的制造方法的示意图。图4是表示实施方式1的半导体装置制造工序中模压工序的示意图。
图3的(A)表示半导体片即半导体元件2A上形成多个块状电极4的状态。
图3的(B)表示图3(A)的半导体元件2A上旋转涂布正型保护膜5a的状态。在实施方式1中，作为正型保护膜5a使用丙烯酸类紫外线硬化型树脂。另外，作为保护膜5a的涂布方法并不局限于旋转涂布，也可以利用一般所用的喷涂法等涂布方法。
其次，如图3(C)所示，掩盖着半导体元件2A的端部地实施紫外线照射、显像、洗涤以及硬化处理。结果如图3(D)所示，在半导体元件2A中，除去块状电极4形成部分的保护膜5a，只在块状电极4形成面(背面)中的端部制作由绝缘树脂形成的绝缘保护部5A。该绝缘保护部5A以厚度1～5微米范围的方式形成。把这样形成的半导体元件2A配置在薄膜基板1上所需位置处。并且，把半导体元件2A的块状电极4定位在电极3上，加压加热把块状电极4熔接在电极3上。
在实施方式1中，从半导体元件2A背面的绝缘保护部5A表面至薄膜基板1表面的间隙至少在10微米以上，优选数值在10～15微米范围内。因在这种半导体元件2A和薄膜基板1之间具有所需的间隙，在图4所示的模压工序中，可以顺利地在半导体元件2A和薄膜基板1之间注入树脂，能完全形成可信度高的密封部6。并且，在该模压工序中，即使半导体元件2A的端部(角部)与薄膜基板1上的电极3接触，因其端部被绝缘保护部5A覆盖，不会损坏电极3。
另外，在实施方式1中，以只在薄膜基板1一面安装半导体元件2A为例进行了说明，但在薄膜基板1两面安装半导体元件时也适用于实施方式1中的结构。在薄膜基板1两面安装半导体元件的情况下，制造时要变更用于固定半导体装置的载置台结构。在这种情况下，在与薄膜基板上半导体元件对应的部分必须要形成凹部。
实施方式2
下面对涉及本发明的实施方式2的半导体装置进行说明。在实施方式2的半导体装置中，与上述实施方式1的半导体装置不同点在于半导体元件上形成的绝缘保护部形状及其制造方法。在实施方式2的半导体装置中，不形成膜形状而是形成近半球状的绝缘保护部。在实施方式2的说明中，具有与实施方式1相同功能结构的部分，用相同的标号表示，其详细说明适用于实施方式1的说明。
与实施方式1一样，实施方式2的半导体装置中，半导体元件2B的块状电极4与在薄膜基板1上形成的电极3连接(参照图1)。半导体元件2B和薄膜基板1之间模压环氧类树脂密封部6，完全密封薄膜基板1上的电极3和半导体元件2B的块状电极4的结合部分。
在实施方式2中的半导体元件2B中，在形成多个块状电极4的背面形成由绝缘树脂构成的多个绝缘保护部5B。该绝缘保护部5B能防止半导体元件2B安装在薄膜基板1上时或模压工序中半导体元件2B的端部与电极部分直接接触。
图5是表示实施方式2中半导体元件2B的块状电极4形成的四角状背面。如图5所示，在实施方式2的半导体元件2B中，在形成多个块状电极4的背面四角处形成绝缘保护部5B。
下面对图5所示半导体元件2B中的绝缘保护部5B的制造方法进行说明。图6是说明实施方式2的半导体装置中半导体元件2B的制造方法示意图。
图6(A)表示半导体片即半导体元件2B上形成多个块状电极4的状态。
图6(B)表示在图6(A)的半导体元件2B上用分配器10涂布环氧类绝缘树脂的工序。另外，绝缘树脂也可以使用橡胶类树脂，例如苯乙烯橡胶类等弹性材料。在用分配器10涂布环氧类绝缘树脂的工序中，把半导体元件2B放在载物台上。在该载物台上设置着用于固定半导体元件2B的吸引孔，吸引着薄膜基板1地使半导体元件2B固定在工作载物台上。对固定的半导体元件2B用分配器10在半导体元件2的背面所需位置涂布绝缘树脂。这时涂布的绝缘树脂不会流到半导体元件2B的侧面而污染载物台，载物台的载置面也可以使用与半导体元件2B同样大小或比半导体元件2B小的载物台。
下面在图6(C)所示的树脂硬化工序中，把半导体元件2B配置在加热着的载物台上，例如，以150～200℃加热约5分钟。在这种加热处理的半导体元件2B端部形成近半球状绝缘保护部5B。该绝缘保护部5B以厚度为5～30微米范围的方式形成。把这种形成的半导体元件2B配置在薄膜基板1上的所需位置。并且，把半导体元件2B的块状电极4定位在电极3上，加压加热把块状电极4溶接在电极3上。在该电极3与块状电极4的连接工序中，半导体元件2B的端部(角部)不会直接接触薄膜基板1上的电极3，能防止电极3损伤破坏。
在实施方式2中，因绝缘保护部5B只在半导体元件2B背面中的四角形成，在模压工序中容易把树脂注入半导体元件2B和薄膜基板1之间。因此，在半导体元件2B与薄膜基板1之间的间隙中完全能形成没有空洞或气泡的密封部6。并且，在该模压工序中，能防止半导体元件2B的端部与薄膜基板1上的电极3接触。实施方式2中的绝缘保护部5B因是由弹性变形的树脂形成的，半导体元件2B中形成块状电极4的面至薄膜基板1的表面间的距离容易设定成所需值，例如容易设定成至少10微米以上，优选设置成10～15微米范围内的所需值。由于该实施方式2中的半导体元件2B与薄膜基板1之间具有所需的间隙且在阻碍树脂注入的位置没有形成绝缘保护部5B，所以，在模压工序中，容易且完全能在半导体元件2B和薄膜基板1之间注入树脂。
实施方式3
下面对涉及本发明的实施方式3的半导体装置进行说明。在实施方式3的半导体装置中，与上述实施方式1的半导体装置不同点在于半导体元件上形成的绝缘保护部形状及其制造方法。在实施方式3的说明中，具有与实施方式1相同功能结构的部分，用相同的标号表示，其详细说明适用于实施方式1的说明。
与实施方式1一样，实施方式3的半导体装置中的半导体元件2C的块状电极4与在薄膜基板1上形成的电极3相连。半导体元件2C和薄膜基板1之间模压环氧类树脂密封部6，完全密封薄膜基板1上的电极3和半导体元件2C的块状电极4的结合部分。
在实施方式3中的半导体元件2C中，在形成多个块状电极4的背面形成由绝缘树脂构成的多个绝缘保护部5C。该绝缘保护部5C能防止半导体元件2C安装在薄膜基板1上时或模压工序中半导体元件2C的端部与电极部分直接接触。
图7是表示实施方式3中形成半导体元件2C中块状电极4的四角状背面。如图7所示，在实施方式3的半导体元件2C中，在形成多个块状电极4的背面端部(角部)形成4个绝缘保护部5C。
下面对图7所示半导体元件2C中的绝缘保护部5C的制造方法进行说明。图8是说明实施方式3的半导体装置中半导体元件2C的制造方法示意图。
图8(A)表示半导体片即半导体元件2C上形成多个块状电极4的状态。
图8(B)表示在图8(A)的半导体元件2C上用分配器10在半导体元件2C端部涂布环氧树脂类绝缘树脂的工序。另外，绝缘树脂也可以使用橡胶类树脂，例如苯乙烯类树脂等。
然后，在图8(C)所示的树脂硬化工序中，把半导体元件2C配置在加热着的载置台上，例如以150～200℃加热约5分钟。在这种加热处理的半导体元件2C背面端部四处形成近半球状绝缘保护部5C。该绝缘保护部5C厚度在5～30微米范围且位于四角状背面各边近中央位置的一处。把这种形成的半导体元件2C配置在薄膜基板1上的所需位置。并且，把半导体元件2C的块状电极4定位在电极3上，加压加热把块状电极4熔接在电极3上。在该电极3与块状电极4的连接工序中，半导体元件2C的端部(角部)不会直接接触薄膜基板1上的电极3，能防止电极3损伤破坏。另外，在实施方式3中，以只在半导体元件2C背面中各边一处形成绝缘保护部5C为例进行说明，但也可以相应于半导体元件形状而在多处设置绝缘保护部。
在实施方式3中，因绝缘保护部5C只在半导体元件2C背面中形成必要的最少个数，在模压工序中容易把树脂注入半导体元件2C和薄膜基板1之间。因此，在半导体元件2C与薄膜基板1之间的间隙中完全能形成没有空洞或气泡的密封部6。并且，在该模压工序中，能防止半导体元件2C的端部与薄膜基板1上的电极3接触。实施方式3中的绝缘保护部5C因是由弹性变形的树脂形成的，半导体元件2C中形成块状电极4的面至薄膜基板1的表面间的距离容易设定成所需值，例如容易设定成至少10微米以上，优选设置成10～15微米范围内的所需值。该实施方式3中的半导体元件2C在与薄膜基板1之间具有所需的间隙且在阻碍树脂注入的位置没有形成绝缘保护部5C，所以，在模压工序中，容易且完全能在半导体元件2C和薄膜基板1之间注入树脂。
实施方式4
下面对涉及本发明的实施方式4的半导体装置进行说明。在实施方式4的半导体装置中，与上述实施方式1的半导体装置不同点在于半导体元件上形成的绝缘保护部形状及其制造方法。在实施方式4的说明中，具有与实施方式1相同功能结构的部分，用相同的标号表示，其详细说明适用于实施方式1的说明。
与实施方式1一样，实施方式4的半导体装置中半导体元件2D的块状电极4与在薄膜基板1上形成的电极3连接。半导体元件2D和薄膜基板1之间模压环氧类树脂密封部6，完全密封薄膜基板1上的电极3和半导体元件2D的块状电极4的结合部分。
在实施方式4中的半导体元件2D中，在形成多个块状电极4的背面形成由绝缘树脂构成的多个绝缘保护部5D。该绝缘保护部5D能防止半导体元件2D安装在薄膜基板1上时或模压工序中半导体元件2D的端部与电极部分直接接触。
图9表示实施方式4中半导体元件2D上形成块状电极4的背面。如图9所示，在实施方式4的半导体元件2D中，在形成多个块状电极4的面形成膜状绝缘保护部5D。实施方式4中的绝缘保护部5D以覆盖半导体元件2D背面中块状电极以外区域的方式形成。
下面对图9所示半导体元件2D中的绝缘保护部5D的制造方法进行说明。图10是说明实施方式4的半导体装置中半导体元件2D的制造方法示意图。
图10(A)表示半导体片即半导体元件2D上形成多个块状电极4的状态。
图10(B)表示在图10(A)的半导体元件2D上旋转涂布正型保护膜5d的状态。在实施方式4中，作为正型保护膜5d使用丙烯酸类紫外线硬化型树脂。本实施方式所用保护膜5d的材料选择相对密封部6的材料即环氧类树脂具有良好湿润性的材料。通过选择相对环氧类树脂具有良好湿润性的材料，能提高密封部6的树脂密封性能。另外，作为保护膜5d的涂布方法并不局限于旋转涂布，也可以利用常规使用的涂布方法。
然后，如图10(C)所示，掩盖着半导体元件2D中形成块状电极4的部分，实施紫外线照射、显像、洗涤以及硬化处理。结果如图10(D)所示，在半导体元件2D的背面中，除去块状电极4形成部分的保护膜5d，在残留面上形成由绝缘树脂形成的绝缘保护部5D。该绝缘保护部5D以厚度1～5微米范围的方式形成。把这样形成的半导体元件2D配置在薄膜基板1上所需位置处。并且，把半导体元件2D的块状电极4定位在电极3上，加压加热把块状电极4溶接在电极3上。在该电极3与块状电极4的连接工序中，半导体元件2D的端部(角部)不会直接接触薄膜基板1上的电极3，能防止电极3损伤破坏。
在实施方式4中，从半导体元件2D背面中的绝缘保护部5D表面至薄膜基板1的表面的距离有至少10微米以上的间隙，优选有10～15微米范围内的间隙。由于这种半导体元件2D与薄膜基板1之间具有所需的间隙，所以，在模压工序中，容易在半导体元件2D和薄膜基板1之间注入树脂。因此，半导体元件2D与薄膜基板1之间的间隙中完全能形成无空洞或气泡的密封部6。并且，即使在模压工序中半导体元件2D的端部与薄膜基板1上的电极3接触，也因其端部被绝缘保护部5D覆盖而能防止电极3损伤。
实施方式5
下面，对涉及本发明的实施方式5的半导体装置进行说明。在实施方式2的半导体装置中，与上述实施方式1的半导体装置不同点在于半导体元件上形成的绝缘保护部形状及其制造方法。在实施方式5的说明中，具有与实施方式1相同功能结构的部分，用相同的标号表示，其详细说明适用于实施方式1的说明。
与实施方式1一样，实施方式5的半导体装置中，半导体元件2E的块状电极4与薄膜基板1上形成的电极3连接。半导体元件2E和薄膜基板1之间模压环氧类树脂密封部6，完全密封薄膜基板1上的电极3和半导体元件2E的块状电极4的结合部分。
在实施方式5中的半导体元件2E中，在形成多个块状电极4的背面上形成由绝缘树脂构成的绝缘保护部5E。该绝缘保护部5E能防止半导体元件2E安装在薄膜基板1上时或模压工序中半导体元件2E的端部与电极部分直接接触。
图11表示实施方式5中半导体元件2E上形成的块状电极4的背面。如图11所示，在实施方式5的半导体元件2E中，在形成多个块状电极4的面上形成膜状绝缘保护部5E。在半导体元件2E背面中接近电极4的区域，在其背面中端部(角部)与块状电极4间的区域形成实施方式5中的绝缘保护部5E。
下面对图11所示半导体元件2E中的绝缘保护部5E的制造方法进行说明。图12是说明实施方式5的半导体装置中半导体元件2E的制造方法示意图。
图12(A)表示半导体片即半导体元件2E上形成多个块状电极4的状态。
图12(B)表示图12(A)的半导体元件2E上旋转涂布正型保护膜5e的状态。在实施方式5中，作为正型保护膜5e使用丙烯酸类紫外线硬化型树脂。另外，作为保护膜5e的涂布方法并不局限于旋转涂布，也可以利用常规使用的涂布方法。
然后，如图12(C)所示，掩盖着半导体元件2E背面中除去块状电极4外侧区域的部分，实施紫外线照射、显像、洗涤以及硬化处理。结果如图11和图12(D)所示，在半导体元件2E的背面中，在块状电极4外侧区域形成由绝缘树脂形成的绝缘保护部5E。该绝缘保护部5E以厚度1～5微米范围的方式形成。把这样形成的半导体元件2E配置在薄膜基板1上所需位置处。并且，把半导体元件2E的块状电极4定位在电极3上，加压加热把块状电极4溶接在电极3上。在该电极3与块状电极4的连接工序中，半导体元件2E的端部(角部)不会直接接触薄膜基板1上的电极3，能防止电极3损伤破坏。
在实施方式5中，从半导体元件2E背面中的绝缘保护部5E表面至薄膜基板1的表面的距离有至少10微米以上的间隙，优选有10～15微米范围内的间隙。由于这种半导体元件2E与薄膜基板1之间具有所需的间隙，所以，在模压工序中，容易在半导体元件2E和薄膜基板1之间注入树脂。因此，半导体元件2E与薄膜基板1之间的间隙中完全能形成无空洞或气泡的密封部6。并且，即使在模压工序中半导体元件2E的端部与薄膜基板1上的电极3接触，也因其端部被绝缘保护部5E覆盖而能防止电极3损伤。
另外，在实施方式5中，以接近各块状电极4形成绝缘保护部5E为例进行了说明，但不必对应着整个块状电极4形成绝缘保护部5E，也可以相应于半导体元件的形状，限定较少个数的形成位置。
实施方式6
下面对涉及本发明的实施方式6的半导体装置进行说明。在实施方式6的半导体装置中，与上述实施方式1的半导体装置不同点在于半导体元件的形状及其制造方法。在实施方式6的说明中，具有与实施方式1相同功能结构的部分，用相同的标号表示，其详细说明适用于实施方式1的说明。
图13是表示涉及本发明实施方式6的半导体装置结构剖面图。在上述实施方式1至5中，在半导体元件背面部分形成绝缘保护部，电极3和半导体元件2没有直接的接触，能防止电极损坏等。另外，在图13中，表示形成密封部6前的阶段，表示出薄膜基板1弯曲的状态。在实施方式6的半导体装置中，如图13所示，半导体元件2F的角部7以成钝角的方式形成。该角部7在半导体元件2F中与薄膜基板1对置的面，即设计着块状电极4的面的外缘部分上形成。通过形成这种角部7能防止电极3和半导体元件2F的接触，并且即使电极3与半导体元件2F的角部接触也很难对电极3造成损伤破坏。如图14(a)所示，半导体元件2F的角部7的剖面形状近曲面形状，但是至少如图14(b)所示，半导体元件的背面和侧面之间近直角的角切断的形状也可以。也就是说，角部7的剖面形状也可以保持为超过至少90度的钝角形状。
下面对半导体元件2F的角部7的制作方法进行说明。
作为形成半导体元件2F中角部7的方法，虽可以采用研磨形成方法，但由于半导体元件2F具有容易脆裂的结构，所以在实施方式6中采用以下形成方法。
图15是表示实施方式6的半导体装置中角部7形成方法的示意图。在切断半导体晶片15的情况下，如图15(a)所示，形成切口8。该切口8的形成方法可以包括，左右按切块(切断)工序中的金钢石刀片形状，并在半导体晶片15上所示切断位置线中进行切块(切断)。这时，半导体晶片15固定在水平面的载物台上，用垂直配置的金钢石刀片进行切削。这时所用的具有金钢石的刀刃形状根据切口8的形状设定。
其次，如图15(b)所示，在上述形成的切口8处，使用比上述切块刀片更细的刀片切断半导体晶片15。在这样切断形成的半导体片即半导体元件2F中，沿斜行面切断其角部7。从而，在角部7中呈现无锐角部分而有钝角的剖面形状。
下面对半导体装置中角部7的另一种形成方法进行说明。在这种形成方法中，采用蚀刻切块(切断)半导体晶片15形成半导体元件2F。图16表示蚀刻切断半导体晶片15的方法示意图。在图16(A)中，半导体晶片15整个面涂布保护膜12。该实施例所用的保护膜12的材料例如可以是紫外线硬化型树脂。另外，虽然在图16中省略掉了，但在半导体晶片15上形成镀金的块状电极4。给半导体晶片15配置上对置切断位置部分开口的保护膜图案并曝光。配置这种保护膜图案进行曝光的处理是对半导体晶片15两面实施的(图16(B))。这时，依次进行显像、洗涤、硬化各处理。
随后，如图16(C)所示，把曝光处理过的半导体晶片15浸渍在氟酸类蚀刻液20中，在半导体晶片15的所需位置蚀刻。图16(D)是表示用蚀刻液20溶解切断的半导体晶片15的状态的视图。这时所用的蚀刻液20使用等向性蚀刻液。之后，除去保护膜12，半导体晶片15呈现在所需位置切断的状态(图16(E))。这样切断的半导体晶片15其切断面呈现没有锐角部分的光滑形状。另外，在上述中已把曝光处理的半导体晶片浸渍在蚀刻液20为例进行了说明，对曝光处理的半导体晶片15也可以采用蚀刻液淋洗的方法进行切断。虽对块状电极采用镀金制作为例进行说明，但也可以采用块状粘结装置对切断后的半导体晶片进行制作。
如上所述，在实施方式6的半导体元件2F中，因角部7形成钝角，所以，即使薄膜基板1上的电极3与角部7接触也能防止半导体元件2F伤害电极3。
在实施方式6中，只要附加简单的制造工序就能制造可信度高的半导体装置。实施方式6的半导体装置制造方法能适用于高密度安装的薄膜基板，具有降低高性能机器制造成本的效果。
另外，由于在实施方式6中的半导体元件2F上形成角部7，所以，在模压树脂形成密封部的工序中容易且完全能注入树脂。
实施方式7
下面对涉及本发明实施方式7的半导体装置进行说明。实施方式7的半导体装置中，薄膜基板上的半导体元件上部设置着面罩20。在实施方式7中可以使用上述实施方式1～6中说明过的半导体元件。在实施方式7的说明中具有与实施方式1相同功能、结构的部分使用相同的标号，其详细说明也适用于实施方式1的说明。
图17是涉及本发明实施方式7的半导体装置斜视图。图18是表示实施方式7的半导体装置结构剖面图。
实施方式7的半导体装置中，在薄膜基板1上形成电极3，通过其电极3上的块状电极4连接半导体元件2G。在实施方式7的半导体装置中，在半导体元件2G上设置着面罩20。该面罩20是由具有电磁屏蔽效果的材料形成的且厚度设定在0.1mm～1.0mm范围内。另外，作为具有电磁屏蔽效果的材料是例如使铜箔叠层的绝缘性树脂。
如图17所示，实施方式7中所用的半导体元件2G其平面形状是长方形。相对该长方形半导体元件2G以覆盖其两侧短边侧部分的方式把面罩20固定在薄膜基板1上。另外，半导体元件2G中的长边侧部分处于从面罩20露出的状态。
在实施方式7的半导体装置制造中，例如把上述实施方式1～6中说明的半导体元件2G配置在具有电极3的薄膜基板1上，加热加压，把半导体元件2G通过块状电极4连接到所需电极3上。随后把面罩20配置在半导体元件2G的上面。这样配置的面罩20用粘着夹具13加热按压。图19表示这时的状态。如图19所示，在面罩20的粘着部分和薄膜电极1之间涂布粘合剂14。在实施方式7的半导体装置中，在半导体元件2G的纵长方向两侧把面罩20用粘合剂14粘着在薄膜基板1上。
把上述面罩20对着半导体元件2G粘着在所需位置后，以覆盖半导体元件2G的块状电极4和电极3的接合部分的方式把树脂从面罩20的纵长部分注入半导体元件2G的长边侧内部。注入树脂形成半导体装置的密封部6。
实施方式7中，因设置着面罩20，在制造过程中即使薄膜基板1弯曲时也不会发生半导体元件2G与薄膜基板1的电极3的接触，即使发生也不会产生具有冲击的剧烈接触。在半导体装置制造时，能防止因接触而伤害电极3，并能提供可信度高的半导体装置。
面罩20因具有电磁屏蔽效果，所以还可以提高使用实施方式7的半导体装置制品的性能。
另外，作为面罩20的材料可以使用薄膜状绝缘性树脂，也可以使用与薄膜基板1的材料相同的材料。但是，面罩20的材料如果使用比薄膜基板1更具有柔软性的薄膜，薄膜基板1弯曲光滑，更能扩大制品的通用性。
作为面罩20，为了具有柔软性，在与薄膜基板1相同材料的情况下可以使用更薄的材料。例如，薄膜基板1厚80微米的情况下，面罩20厚度为其2/3以下。特别是在优选厚度在一半分以下也就是40微米程度厚度的话，薄膜基板1的弯曲光滑且不会产生半导体元件2G与薄膜基板1的电极3接触，如果产生接触也不会产生损害电极3的激烈冲击。
薄膜基板1的材料如果是聚酰亚胺的话，面罩20的材料可以选择聚乙烯等柔软片材，不过，在耐热性等特性受限的情况下，在同样种类的薄膜上也可以使用上述薄的材料。
另外，面罩20的形状必须具有比半导体元件2G更大的形状，首先，确定薄膜基板1弯曲方向时，只要在其方向中形成比半导体元件2G更大的形状，并从该方向两侧粘着就可以了。
另外，即使以覆盖具有半导体元件2角部部分的方式设置面罩也可以。其次，在安装多个半导体元件2的情况下，即使分别设置面罩，也能进行整体覆盖设置。考虑到制造成本等也可以只在必要的半导体元件上设置面罩。
作为面罩20的粘着方法，可以使用把预先涂布粘合剂的片状材料切成所需形状并从上面贴附在半导体元件上面的方法。或者，在半导体元件上面或薄膜基板所需位置涂布预设的粘合剂，在其上贴附上切断的面罩20。
如上所述，从各实施方式详细说明可以看出，根据本发明完全能防止薄膜基板上形成的电极与半导体元件端部安装时的接触，同时能完全且高精度地对薄膜基板上安装的半导体元件进行树脂模压。并且，即使对高密度安装基板，本发明也能提供能适于通用性高的半导体装置以及半导体装置制造方法。
虽然以详细的最佳实施方式说明了发明，但实施方式公开的内容在结构细节部分应当是变化的，各主要部件的组合或顺序的变化在不超出权利要求的发明范围和思想也能实现。

Claims (7)

1.一种半导体装置，其特征在于，具有：
用柔软树脂材料制成的薄膜基板(1)、
在所述薄膜基板的至少一个面上形成且由金属膜电极图案形成的电极(3)、
具有与所述金属膜电极图案形成的电极连接着的块状电极(4)的半导体元件(2B、2C)、
在所述半导体元件中的与所述金属膜电极图案形成的电极相对的面上形成，防止所述半导体元件与所述金属膜电极图案形成的电极直接接触的绝缘保护部(5B、5C)、以及
至少在所述半导体元件与所述薄膜基板之间的空间内形成，密封所述金属膜电极图案形成的电极与所述块状电极的密封部(6)，
所述半导体元件中形成所述块状电极的面至所述薄膜基板的表面间的距离为至少10微米以上，
所述绝缘保护部具有5～30微米范围内的厚度，只在所述半导体元件中的与所述金属膜电极图案形成的电极对置的面的外缘部分的一部分形成，所述绝缘保护部与所述薄膜基板的间隙具有规定距离。
2.根据权利要求1记载的半导体装置，其特征在于，所述半导体元件与金属膜电极图案形成的电极相对的面为矩形，所述绝缘保护部只在所述矩形面的外缘部分的角部形成。
3.根据权利要求1记载的半导体装置，其特征在于，所述半导体元件与金属膜电极图案形成的电极相对的面为矩形，所述绝缘保护部只在所述矩形面的外缘部分的各边的中间部分形成。
4.根据权利要求1～3任一记载的半导体装置，其特征在于，所述绝缘保护部形成为半球状。
5.根据权利要求1～3任一记载的半导体装置，其特征在于，所述半导体元件上密贴设置由柔软树脂材料形成的面罩(sheet cover)。
6.根据权利要求1～3任一记载的半导体装置，其特征在于，所述半导体元件上密贴设置由柔软树脂材料形成的面罩，所述面罩是由具有电磁屏蔽效果的材料形成。
7.根据权利要求1～3任一记载的半导体装置，其特征在于，所述半导体元件的平面形状是长方形，在所述半导体元件上由柔软树脂材料形成的面罩固定在所述薄膜基板上，并且使其覆盖所述半导体元件的短边侧部分，且使长边侧部分开放。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415826A (zh) * 2014-06-26 2017-02-15 索尼公司 半导体器件和制造半导体器件的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006098187A1 (ja) * 2005-03-15 2006-09-21 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法およびバンプ形成方法
KR102481381B1 (ko) * 2016-01-11 2022-12-27 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
JP7132198B2 (ja) * 2019-09-27 2022-09-06 芝浦メカトロニクス株式会社 成膜装置及び埋込処理装置
CN111933609A (zh) * 2020-07-03 2020-11-13 中国科学院上海微系统与信息技术研究所 一种倒装芯片的凸点结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119171A (en) * 1988-02-24 1992-06-02 Motorola, Inc. Semiconductor die having rounded or tapered edges and corners
JPH07211423A (ja) * 1993-12-28 1995-08-11 Minnesota Mining & Mfg Co <3M> フレキシブル回路基板へのｉｃチップの実装方法及びｉｃチップ用熱圧着機
JP2830351B2 (ja) * 1990-04-12 1998-12-02 カシオ計算機株式会社 半導体装置の接続方法
JP2000100877A (ja) * 1998-09-25 2000-04-07 Seiko Instruments Inc 電子回路装置及び表示装置
CN1303086A (zh) * 1999-10-29 2001-07-11 夏普公司 树脂密封型半导体器件及液晶显示组件
US6289732B1 (en) * 1996-12-24 2001-09-18 Scs Thomson Microelectronics S.R.L. Hermetically sealed semiconductor inertial sensor
CN1356368A (zh) * 2000-11-30 2002-07-03 索尼化学株式会社 连接材料
US20020198286A1 (en) * 2001-06-12 2002-12-26 Nitto Denko Corporation And Sony Corporation Electromagnetic wave suppressor sheet

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52120768A (en) * 1976-04-05 1977-10-11 Nec Corp Semiconductor device
JPS55163850A (en) * 1979-06-08 1980-12-20 Fujitsu Ltd Semiconductor device
GB8727926D0 (en) * 1987-11-28 1987-12-31 British Aerospace Surface mounting leadless components on conductor pattern supporting substrates
JPH0344046A (ja) 1989-07-12 1991-02-25 Seiko Epson Corp 半導体装置の電極周辺構造
DE69232273T2 (de) * 1991-09-24 2002-08-08 Murata Manufacturing Co Beschleunigungsmessaufnehmer
JPH0631144U (ja) 1992-04-14 1994-04-22 古河サーキットフォイル株式会社 フィルムチップキャリアー
CN1107979C (zh) * 1995-07-14 2003-05-07 松下电器产业株式会社 半导体器件的电极结构、形成方法及安装体和半导体器件
JP3293740B2 (ja) 1996-06-24 2002-06-17 矢崎総業株式会社 自動車用ルーフモジュール
TW408453B (en) * 1997-12-08 2000-10-11 Toshiba Kk Package for semiconductor power device and method for assembling the same
JP3019065B2 (ja) 1998-05-29 2000-03-13 カシオ計算機株式会社 半導体装置の接続方法
US6184062B1 (en) * 1999-01-19 2001-02-06 International Business Machines Corporation Process for forming cone shaped solder for chip interconnection
US7138653B1 (en) * 2000-06-08 2006-11-21 Micron Technology, Inc. Structures for stabilizing semiconductor devices relative to test substrates and methods for fabricating the stabilizers
US6635971B2 (en) * 2001-01-11 2003-10-21 Hitachi, Ltd. Electronic device and optical transmission module
KR100443504B1 (ko) * 2001-06-12 2004-08-09 주식회사 하이닉스반도체 볼 그리드 어레이 패키지 구조 및 그 제조방법
US7057294B2 (en) * 2001-07-13 2006-06-06 Rohm Co., Ltd. Semiconductor device
US7224071B2 (en) * 2003-05-22 2007-05-29 Texas Instruments Incorporated System and method to increase die stand-off height

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119171A (en) * 1988-02-24 1992-06-02 Motorola, Inc. Semiconductor die having rounded or tapered edges and corners
JP2830351B2 (ja) * 1990-04-12 1998-12-02 カシオ計算機株式会社 半導体装置の接続方法
JPH07211423A (ja) * 1993-12-28 1995-08-11 Minnesota Mining & Mfg Co <3M> フレキシブル回路基板へのｉｃチップの実装方法及びｉｃチップ用熱圧着機
US6289732B1 (en) * 1996-12-24 2001-09-18 Scs Thomson Microelectronics S.R.L. Hermetically sealed semiconductor inertial sensor
JP2000100877A (ja) * 1998-09-25 2000-04-07 Seiko Instruments Inc 電子回路装置及び表示装置
CN1303086A (zh) * 1999-10-29 2001-07-11 夏普公司 树脂密封型半导体器件及液晶显示组件
CN1356368A (zh) * 2000-11-30 2002-07-03 索尼化学株式会社 连接材料
US20020198286A1 (en) * 2001-06-12 2002-12-26 Nitto Denko Corporation And Sony Corporation Electromagnetic wave suppressor sheet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415826A (zh) * 2014-06-26 2017-02-15 索尼公司 半导体器件和制造半导体器件的方法

Also Published As

Publication number Publication date
US20050104173A1 (en) 2005-05-19
KR20050031984A (ko) 2005-04-06
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US7646095B2 (en) 2010-01-12

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