CN100419962C - 控制半导体装置栅极形成的方法 - Google Patents
控制半导体装置栅极形成的方法 Download PDFInfo
- Publication number
- CN100419962C CN100419962C CNB2006100724460A CN200610072446A CN100419962C CN 100419962 C CN100419962 C CN 100419962C CN B2006100724460 A CNB2006100724460 A CN B2006100724460A CN 200610072446 A CN200610072446 A CN 200610072446A CN 100419962 C CN100419962 C CN 100419962C
- Authority
- CN
- China
- Prior art keywords
- grid
- profile
- jump height
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 230000015572 biosynthetic process Effects 0.000 title abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 133
- 238000002955 isolation Methods 0.000 claims abstract description 47
- 235000012431 wafers Nutrition 0.000 claims description 56
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000001228 spectrum Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000007689 inspection Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 31
- 239000007789 gas Substances 0.000 description 14
- 238000012545 processing Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 9
- 238000005259 measurement Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000009966 trimming Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004630 atomic force microscopy Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000003556 assay Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种控制半导体装置栅极形成的方法，包括测定在晶圆上隔离结构的阶差高度；使用阶差高度来决定阶差高度与过蚀刻时间之间的关连性；根据阶差高度来决定过蚀刻时间；以及用过蚀刻时间来蚀刻栅极。此方法更包括显影后检视步骤，以测定栅极轮廓并微调栅极形成控制。晶圆内非一致性可通过测定晶圆上阶差高度非一致性以及通过调整栅极制程而改善。本发明所述控制半导体装置栅极形成的方法，对于栅极形成控制，提供了一种简单且有经济效益的方法及系统，而在产品的生产量上不会有显著的减少。
Description
技术领域
本发明是有关于半导体装置的制程，特别是有关于半导体装置的栅极形成控制。
背景技术
目前关于超大规模集成电路(ultra-scale integratedcircuits)的高密度及高效能的需求，是需要次微米元件、增加的晶体管及电路速度、以及改善的可靠度。这些需求需要具有高精密度及一致性的装置元件的形成。当这些装置元件仍然处于半导体晶圆的形式时，接着则需要精心的制程监控，包括装置的频率以及详细的检验。
当设计规则缩减且制程窗口(例如在制程中误差的限度)变为较小时，表面元件的关键尺寸(Critical Dimension，CD)的检验及测定和其横切面形状(轮廓)变成越来越重要。其中，表面元件的关键尺寸定义为一条导线的最小宽度或介于装置制造中所容许的两条线间的最小空间。元件关键尺寸与轮廓相对于计划尺寸的偏离误差，对完成的半导体装置的效能会有不良的影响。此外，元件关键尺寸与轮廓的测定会指出制程错误，例如因为过渡曝光所造成的步进散焦(stepper defocusing)或光致抗蚀剂丧失。
因此，关键尺寸及轮廓值，特别是栅极长度及栅极轮廓以及根据设计尺寸而产生的变化，皆是关于光致抗蚀剂及蚀刻程序的稳定性及准确性的重要指标。大多的现有技术努力集中于关键尺寸，而少数则着重于栅极轮廓控制。MOS装置驱动电流对于栅极关键尺寸及轮廓具有高敏感度，因此，控制栅极形成的稳定性提供了整体晶片效能的改善。
虽然可利用配备来测定装置栅极关键尺寸以及轮廓，此装置一般无法提供立即的回应给光刻法制程，以减少变化，且传统的检验结果一般不会使用来调整接下来的蚀刻程序。此外，由于制程变化，栅极关键尺寸及轮廓会被设计者不知的因素所影响，使得很难去获得制程控制的完整设定。
因此，在此领域中，对于栅极形成控制，需要一种简单且有经济效益的方法及系统，而在产品的生产量上不会有显著的减少。
发明内容
根据本发明的一观点，在隔离结构的阶差高度与栅极轮廓间具有关连性。调整蚀刻设定，例如过蚀刻时间，可控制栅极轮廓。因此，通过测定阶差高度以及决定适合的蚀刻设定，可达到所期望的栅极关键尺寸及轮廓。控制半导体装置栅极形成的方法包括决定在阶差高度与过蚀刻时间之间的关连性，测定隔离结构(例如浅沟隔离)的阶差高度，根据阶差高度来决定过蚀刻时间，以及使用过蚀刻时间来蚀刻栅极。此方法更包括显影后检视步骤，以测定栅极轮廓并微调栅极形成控制。
根据本发明的另一观点，本发明包括将隔离结构的阶差高度提供给掩膜层的形成，其中，掩膜层是用来蚀刻及过蚀刻栅极。掩膜层包括光致抗蚀剂及/或硬质掩膜。理想的调修时间的决定，可使用在ADI步骤所测定的光致抗蚀剂及/或硬质掩膜的关键尺寸及轮廓以及STI阶差高度。
根据本发明的另一观点，本发明包括控制栅极关键尺寸及轮廓的晶圆内非一致性。通过测定阶差高度的非一致性，之后的制程可以被调整以补偿非一致性的影响，使得整个晶圆的栅极关键尺寸及轮廓更加一致。光致抗蚀剂及栅极的非一致性数据也可分别通过执行显影后检视(ADI)及蚀刻后检视(AEI)而获得，蚀刻程序可因此而调整。
根据本发明的另一观点，栅极控制系统包括装置尺寸量测系统、决定系统以及用来形成栅极的蚀刻系统。装置尺寸量测系统测定尺寸，例如隔离结构的阶差高度，以及掩膜层(光致抗蚀剂及/或硬质掩膜)的关键结构及轮廓。测定到的数据接着提供至决定单元，以调整蚀刻时间、过蚀刻时间、以及调修时间。晶圆内非一致性可以提供至决定单元，以调整蚀刻程序。
本发明是这样实现的：
一种控制半导体装置栅极形成的方法，包括：测定在一晶圆上一隔离结构的一阶差高度(step height)，其中，该阶差高度为该隔离结构的上表面与该隔离结构相邻的主动区的上表面之间的高度差；使用阶差高度与过蚀刻时间之间的一关连性来决定一过蚀刻时间，以完成一期望栅极轮廓；使用决定的该过蚀刻时间来在该晶圆上蚀刻一栅极；在蚀刻该栅极后，测定该栅极的一轮廓；根据测定的该轮廓与该关连性以决定随后一晶圆的过蚀刻时间；以及决定该过蚀刻时间是根据该栅极轮廓自一期望栅极轮廓间的偏离而动态地调整。
本发明所述的控制半导体装置栅极形成的方法，其中，推断阶差高度与过蚀刻时间之间的该关连性，包括：测定在一第一晶圆上一第一隔离结构的一第一阶差高度，其中，该第一阶差高度为该第一隔离结构的上表面与该第一隔离结构相邻的主动区的上表面之间的高度差；使用一第一过蚀刻时间来在该第一晶圆上蚀刻一第一栅极；测定该第一栅极的一第一栅极轮廓；测定在一第二晶圆上一第二隔离结构的一第二阶差高度，其中，该第二阶差高度为该第二隔离结构的上表面与该第二隔离结构相邻的主动区的上表面之间的高度差；使用一第二过蚀刻时间来在该第二晶圆上蚀刻一第二栅极；测定该第二栅极的一第二栅极轮廓；使用该第一栅极轮廓，该第二栅极轮廓，该第一阶差高度，以及该第二阶差高度来决定栅极轮廓与阶差高度间的关连性；以及使用该第一栅极轮廓，该第二栅极轮廓，该第一过蚀刻时间，以及该第二过蚀刻时间来决定栅极轮廓与过蚀刻时间之间的关连性。
本发明所述的控制半导体装置栅极形成的方法，其中，更包括使用栅极轮廓与阶差高度间的关连性以及使用栅极轮廓与过蚀刻时间之间的关连性来决定阶差高度与过蚀刻时间之间的该关连性。
本发明所述的控制半导体装置栅极形成的方法，其中，该隔离结构为浅沟槽隔离。
本发明所述的控制半导体装置栅极形成的方法，其中，该栅极包括多晶硅。
本发明所述的控制半导体装置栅极形成的方法，其中，测定该阶差高度的步骤是以光谱关键尺寸设备来执行。
本发明所述的控制半导体装置栅极形成的方法更包括决定一调修时间(trimming time)，以在该阶差高度下形成一掩膜层。
本发明所述的控制半导体装置栅极形成的方法更包括：执行该掩膜层的一显影后检视(After Development Inspection，ADI)以测定该掩膜层关键尺寸及轮廓；以及使用该掩膜层关键尺寸及轮廓来微调该调修时间。
本发明所述的控制半导体装置栅极形成的方法更包括：测定在该晶圆上一相异位置的一额外隔离结构的一额外阶差高度，以决判断一非一致性，其中，该非一致性是表示该额外阶差高度与该阶差高度之间具有差异；以及根据该非一致性来决定一气体注入模式。
本发明所述的控制半导体装置栅极形成的方法，其中该气体主入模式为中央模式、边缘模式或两种模式的结合。
一种控制半导体装置栅极形成的方法，包括：测定在多个晶圆上多个隔离结构的多个阶差高度(step height)，每一晶圆具有多个隔离结构，其中，该阶差高度为该隔离结构的上表面与该隔离结构相邻的主动区的上表面之间的高度差；在该等晶圆上过蚀刻多个栅极，并记录各自的过蚀刻时间；测定该等栅极的各自栅极轮廓；使用该等阶差高度，该等过蚀刻时间，以及该等栅极轮廓，来决定阶差高度与过蚀刻时间之间的一关连性；测定一半导体装置的一目标隔离结构的阶差高度；根据该目标隔离结构的阶差高度与该关连性来决定一过蚀刻时间；以及使用决定的该过蚀刻时间来过蚀刻该半导体装置的一目标栅极。
本发明所述的控制半导体装置栅极形成的方法更包括：在蚀刻该目标栅极后测定该目标栅极的轮廓；以及回传该目标栅极的轮廓，至决定该过蚀刻时间的步骤。
本发明所述的控制半导体装置栅极形成的方法更包括使用该目标隔离结构的阶差高度来决定一掩膜层的一调修时间(trimming time)，其中，该掩膜层是使用来过蚀刻该半导体装置的该目标栅极。
本发明所述的控制半导体装置栅极形成的方法，更包括：执行该掩膜层的一显影后检视(After Development Inspection，ADI)以测定该掩膜层关键尺寸及轮廓；以及回传该掩膜层关键尺寸及轮廓至决定该调修时间的步骤以过蚀刻下一半导体装置的目标栅极。
本发明所述的控制半导体装置栅极形成的方法，在此领域中，对于栅极形成控制，提供了一种简单且有经济效益的方法及系统，而在产品的生产量上不会有显著的减少。
附图说明
图1、图2、图3A至图3C、以及图4表示一般MOS晶体管制造中，中间部分的剖面图；
图5A至图5C表示一般栅极轮廓；
图6表示栅极轮廓作为过蚀刻时间的函数；
图7表示栅极轮廓作为阶差高度的函数；
图8说明栅极形成控制系统的流程图；
图9表示晶圆内非一致性的示意图；
图10A及图10B说明使用可协调气体注入而改善晶圆内非一致性的方法。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
图1、图2、图3A至图3C、以及图4表示一般MOS装置以及其形成，包括浅沟槽隔离(Shallow Trench Isolation，STI)6的形成。掩膜层4形成在主动区2上。在提供的实施例中，掩膜层4使用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LP CVD)而以氮化硅(silicon nitride)形成。在其他实施例中，掩膜层4以硅的热氧氮化(thermal nitridation)、等离子辅助化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PE CVD)、或是使用氮-氢的等离子阳极氮化(plasma anodicnitridation)来形成。沟道3是透过掩膜层4或氮化硅4非等向性地蚀刻进入主动区2而成的。最好以高密度等离子(High-DensityPlasma，HDP)来填满沟道(trench)3，且填充材料最好为氧化硅，也可使用其他的材料，例如以氮氧化硅(Silicon Oxynitride)作为填充材料。执行化学机械研磨(Chemical Mechanical Polish，CMP)来移除过多的HDP材料，且形成了图2的结构。HDP材料的剩余部分形成STI 6，且接着移除掩膜层4。
STI 6上表面与其相邻主动区2上表面间的高度差定义为STI6的阶差高度(step height)H。由于设计考量以及制程变化，STI6的阶差高度H使所有晶圆偏移，甚至是使所有晶片偏移。阶差高度H可能具有正值，其指示STI 6高于主动区2，或是具有负值，其指示STI 6低于主动区2。
接着形成栅极介电层8以及栅极层10，如图3A至图3C所示。图3A是表示在主动区2上形成栅极介电层8，接着形成栅极层10。硬质掩膜层11形成在栅极层10上面，且接着光致抗蚀剂层覆盖在硬质掩膜层上面。硬质掩膜层与光致抗蚀剂层接着被图案化以分别形成硬质掩膜层11以及光致抗蚀剂13。在图3B中，硬质掩膜层11及光致抗蚀剂13由上方以及侧边修整，且剩余部分的尺寸则根据调修时间(trimming time)而决定，即AEI CD＝ADI CD-调修速率(trimming rate)×调修时间(trim ming time)。栅极介电层8及栅极层10接着被图案化以分别形成栅极介电层8以及栅极10，如图3C所示。栅极介电层8可包括SiO2、含氧的氮化物(oxynitride)、氮化物(nitride)、以及高介电系数(high-k)材料。虽然可以金属或是介电质/金属/半导体的化合物来形成，但栅极10以多晶硅为较佳。可执行过蚀刻(over-etching)以形成栅极轮廓。在说明中所提及的过蚀刻可能是在蚀刻后的隔离程序步骤，或是蚀刻的合并部分以形成栅极。在硬质掩膜层11及光致抗蚀剂13的移除后，间隙层12以及源/漏极层14接着形成。这些元件的形成在此领域中是已知的，因此不需重复说明。图4则表示产生的结构。
图5A至图5C说明具有相异轮廓的三个栅极。图5A表示具有立足处的栅极轮廓，其中，栅极10的底部19宽度大于顶部17宽度。图5B表示标准栅极轮廓，其中，栅极10的底部19宽度与顶部17宽度实质上相等。图5C表示缩小立足处的栅极轮廓，其中，栅极10的底部19窄于顶部17。图5B所表示的标准轮廓是最典型的。
已知蚀刻设定会影响栅极轮廓。尤其是，已知在栅极过蚀刻时间与栅极轮廓间具有关连性。图6说明栅极轮廓例子，作为过蚀刻时间的函数。参阅图5A至图5C，典型的多栅极包括底部19以及顶部17。顶部17的中间部分具有中间关键尺寸(Middle CriticalDimension，MCD)的宽度，且底部19的底部具有底部关键尺寸(Bottom Middle Critical Dimension，BCD)的宽度。回来参阅图6，Y轴表示量化的栅极轮廓，其等于(BCD-MCD)/2，然而，栅极轮廓可使用(BCD-MCD)做不同地定义。X轴以秒(S)来表示过蚀刻时间。一个正的栅极轮廓值指示如图5A的立足轮廓。一个负的栅极轮廓值指示如图5C的缩小轮廓.当栅极轮廓值为零时，则指示如图5B的标准轮廓。
栅极轮廓与过蚀刻时间的关系由线条221表示。其表示，假使使用较少的过蚀刻时间，则栅极轮廓具有立足处效应(footingeffect)。当过蚀刻时间增加，底部宽度W会减少。假使更增加过蚀刻时间，栅极轮廓减少。在图6所示的例子中，在栅极底部的每一侧上的宽度W减少量实质上与过蚀刻时间成比例。线条221获得自具有相同阶差高度H的多个样本装置.假使测量具有相异阶差高度的样本装置，则可绘出更多条线。假使测量具有高于H的阶差高度的样本装置时，则可获得在线条221上方的线条222。相反地，假使测量具有低于H的阶差高度的样本装置时，则可获得在线条221下方的线条223。根据图6及图7的记载，具有多晶硅栅极的一些样本装置显示出每增加10秒过蚀刻时间，在每一侧的底部宽度W则减少0.25nm。这里需注意，在图6中的例子里，X轴是表示过蚀刻时间，其是高于基本蚀刻时间的蚀刻时间，其中，基本蚀刻时间可以由设计者定义.然而，可为了相关性而使用总蚀刻时间。
这里也可得知，在STI 6的阶差高度与栅极轮廓间的相关性。图7说明栅极轮廓例子，作为STI阶差高度的函数。X轴表示以埃
表示阶差高度，且Y轴表示栅极轮廓。栅极轮廓与阶差高度间的关系以线条241至243来表示，其指示出当STI的阶差高度增加时，栅极轮廓值则增加.线条241是获自于以相同过蚀刻时间T而形成的样本装置。假使利用不同的过蚀刻时间，可绘出更多线条。假使使用少于T的过蚀刻时间，将获得线条241上方的线条242，相反地，假使使用多于T的过蚀刻时间，将获得线条241下方的线条243.对于图7的样本装置，在栅极底部的每一侧宽度W实质上与STI的阶差高度成比例。具有多晶硅栅极的样本装置已表示出，根据图6及图7的记载，当STI的阶差高度增加大约
时，栅极底部的宽度W则增加1.5nm。
在图6及图7中，是以图表方式来表现关连性。此关连性也可以其他方式来表现，例如查表及方程式。此关连性最好是使用一组样本装置来预先估测且取得。通过测量STI 6的阶差高度，则可决定栅极轮廓。假使决定的轮廓偏离标准轮廓或期望的轮廓，则可调整过蚀刻时间以校正此偏离.举例来说，假使在晶圆上的STI具有
阶差高度，则可自图7中判定对应的栅极轮廓将大约为3，此是表示栅极的底部将具有较大的宽度.由图6可知，3的栅极轮廓对应大约50秒的过蚀刻时间，且0的栅极轮廓对应大约75秒的过蚀刻时间.因此，多出的25秒过蚀刻时间可以校正栅极轮廓回标准轮廓。另外，Poly bias＝Poly AEI CD-Poly ADI CD。
图8是表示根据本发明实施例的概要流程图。栅极形成由栅极形成控制系统所控制，栅极形成控制系统包括三个次系统，有装置尺寸量测系统、决定系统以及蚀刻系统。简单地介绍图8中每一方块的功能，而详细的说明在接下来的段落中.在形成STI的CMP程序(步骤26)后，测量STI的阶差高度，如步骤28所示。执行栅极光刻，如步骤30所示，以形成掩膜层来图案化栅极。栅极接着被蚀刻/过蚀刻。执行显影后检视(After DevelopmentInspection，ADI)如步骤33所示，以测定掩膜层的尺寸，例如光致抗蚀剂及硬质掩膜。根据箭头36，在步骤28中所获得的阶差高度数据提供至栅极蚀刻步骤32，以决定蚀刻设定，例如过蚀刻时间(或蚀刻时间)。接着执行蚀刻后检视(After EtchingInspection，AEI)如步骤34所示，以测定栅极关键尺寸以及栅极轮廓.在AEI程序所获得的栅极关键尺寸及轮廓值也可回送以微调栅极形成控制系统，如箭头38所示.栅极控制系统更可通过更改调修时间而做微调，以形成光致抗蚀剂及/或硬质掩膜。光致抗蚀剂及/或硬质掩膜也归于掩膜层。同样地，阶差高度数据可向前传送，如箭头44所示，且ADI数据可向后传送，如箭头48所示，以决定调修时间。这里需注意，当涉及向后传送时，过蚀刻时间或调修时间将会影响随后的晶圆，而当涉及向前传送时，现在制程的晶圆及随后的晶圆皆会被影响。
在步骤28中，阶差高度可利用例如为光谱关键尺寸(SpectraCritical Dimension，SCD)设备的器材来测量，例如KLA所制造的FX-100。SCD设备一般使用在装置尺寸测定系统.此设备可以测定在晶圆的阶差高度而不需破坏晶圆。阶差高度被储存、撷取、以及传送至蚀刻系统。其他器材，例如光学关键尺寸(OpticalCritical Dimension，OCD)、原子力显微术(Atomic ForceMicroscopy，AFM)、及关键尺寸-原子力显微术(CriticalDimension-Atomic Force Microscopy，CD-AFM)，也可使用来测定阶差高度.类似的器材也可使用在ADI及AEI。决定单元使用阶差高度数据、ADI数据、以及AEI数据来决定过蚀刻时间及调修时间。在一实施例中，决定单元可与栅极蚀刻设备合并。在其他实施例中，决定单元是单独的单元。栅极蚀刻步骤32可以一些设备来执行，例如制造操作系统、度量工具、或进阶制程程序控制(Advanced Process Control，APC)系统。
在提出的实施例中，步骤28在步骤30及33前执行，如图8所示.在其他实施例中，步骤28可合并于步骤32中。这是因为SCD设备能透过栅极多晶薄膜及光致抗蚀剂/掩膜层来测量STI阶差高度，因此阶差高度可测定于光致抗蚀剂/掩膜层形成后，更好是在与栅极蚀刻的相同环境下.测定获得的STI阶差高度接着立刻使用于栅极蚀刻。
关键尺寸(一般测定于栅极的中间高度)以及光致抗蚀剂和硬质掩膜的轮廓影响栅极关键尺寸及栅极轮廓。光致抗蚀剂轮廓对栅极关键尺寸的影响的测量，也可通过测定光致抗蚀剂轮廓(当阶差高度固定时)且接着测定在蚀刻后各自栅极的关键尺寸。光致抗蚀剂轮廓与栅极关键尺寸间的关连性可被推断。通过使用此关连性，栅极调修时间更可被调整，且提供给下一个晶圆的蚀刻。因此，通过调整光致抗蚀剂及/或硬质掩膜的关键尺寸及轮廓，可补偿STI阶差高度的影响，如图8中箭头36所示。
在光致抗蚀剂及硬质掩膜被蚀刻时，光致抗蚀剂及/或硬质掩膜的关键尺寸部分由调修时间来决定。不同的系数可使用来决定理想的调修时间，且系数包括在ADI步骤所测定的光致抗蚀剂及/或硬质掩膜的关键尺寸及轮廓、STI阶差高度等等。决定理想调修时间的流程如下：最初，测定的调修时间提供至光显影系统，此决定系统接着动态地调整调修时间。当决定了调修时间，决定系统考虑光致抗蚀剂(及/或硬质掩膜)关键尺寸及轮廓，如图8的箭头48所示。假使在ADI所测定的光致抗蚀剂关键尺寸大于期望值，调修时间则增加。相反地，假使在ADI所测定的光致抗蚀剂关键尺寸小于期望值，调修时间则减少。
决定单元也考虑STI高度。如上所述，当过蚀刻时间增加时，栅极的所有部分则被蚀刻，其中，栅极底部的蚀刻多余顶部。栅极关键尺寸(通常测定于栅极中间高度)因此变为较小。因此，调修时间及过蚀刻时间影响栅极关键尺寸，且当计算调修时间时，决定单元以考虑过蚀刻时间为较佳。举例来说，假使STI高度增加而超过先前的晶圆，则需要更多的过蚀刻时间，其造成栅极关键尺寸变为更小，因此将使用较少的调修时间，使得光致抗蚀剂关键尺寸变为较大。较大的光致抗蚀剂关键尺寸将增加栅极关键尺寸，使得较大的STI高度的影响可被补偿。
箭头38是表示使用透过AEI，如步骤34所示，而获得的栅极关键尺寸及轮廓，而进行的栅极形成控制系统的微调.假使在AEI步骤34中测定的栅极关键尺寸及轮廓偏离期望值，偏离误差可被使用来调整过蚀刻时间的决定.虽然在提出的实施例中，在STI阶差高度与过蚀刻时间之间的关连性一般可预先测定及推断，此关连性可通过使用在步骤28、32、及34中所获得的数据而动态地推断。举例来说，当制造具有阶差高度H1的第一晶圆时，使用内定过蚀刻时间T1。在AEI步骤34中，通过测定第一晶圆而获得栅极轮廓G1。T1及G1形成在图6中的一个点，且T1及H1形成在图7中的一个点。假使G1为正的，当制程具有相同阶差高度H1的第二晶圆时，则使用小于T1的过蚀刻时间T2；否则，则使用大于T1的过蚀刻时间T2。在测定适当数量的样本后，则可决定栅极轮廓与过蚀刻时间之间的关连性以及STI阶差高度，分别如图6及图7所示，且关连性可使用于下一装置形成。本发明实施例的另一优点是，其他因素所造成的栅极轮廓误差也可由AEI微调来校正，即使这些因素的结构是设计者所未知的，而提供这些因素的影响不是随意的且是持续于所有晶圆。
之前所叙述的实施例是把目标放在整体晶圆制程变化的问题.其他变化可能造成在晶圆内的非一致性。图9说明晶圆52的示意图，其中，STI阶差高度具有晶圆内(WithIn-Wafer，WIW)非一致性。在一般情况下，由晶圆52的中心到外侧边缘，离中心有相同距离的晶片具有相近的STI阶差高度。因此环形，例如r1、r2、及r3，可被使用来表示不同的STI阶差高度。举例来说，在r1的晶片的阶差高度大于在r2的晶片，且在r2的晶片的阶差高度大于在r3的晶片。STI阶差高度的WIW非一致性将造成栅极关键尺寸与栅极轮廓的WIW非一致性.较佳的是，也可使用测量STI阶差高度的相似设备来测定WIW非一致性，例如，SCD设备等等。
图10A及图10B表示使用可协调气体注入(Gas Injection)来改善WIW非一致性的方法。对于干式蚀刻而言，蚀刻气体的流动影响了蚀刻速度。由于蚀刻气体一般是对称地注入反应槽，因此在晶圆的蚀刻速度也会以类似环形架构来表示，如图9所示，每一环形具有相似的蚀刻速度。蚀刻气体可在中央模式或边缘模式下注入至反应槽。在中央模式下，如图10A所示，气体主要从中央点注入至反应槽，最好是朝向晶圆中央。因此，接近及/或面向中央的晶片将具较大的蚀刻速度，而其他晶片则具有较小的蚀刻速度。在边缘模式下，如图10B所示，气体由较多远离中央而分散的位置注入至反应槽。当由中央模式切换至边缘模式时，在晶片中央的蚀刻速度减少，而在晶片边缘的蚀刻速度增加。
因此，假使ADI步骤显示出存在STI阶差高度的WIW非一致性时，则最好使用可协调气体注入。在提出的实施例中，根据在中央及在边缘的STI阶差高度的差异，则采用适当的注入模式，可以是中央模式或边缘模式.在较佳实施例中，可以使用中央模式或边缘模式的结合，其是表示由中央及分散位置同时注入蚀刻气体。举例来说，假使在中央的STI高度大于边缘，在中央的轮廓将具有比边缘还大的立足处效应(footing effect)，则提出更集中的气体注入.此将造成在晶圆中央的栅极立足处效应的减少量大于在边缘的栅极立足处效应的减少量，因此形成具有更一致的栅极轮廓的晶圆。相反地，假使在中央的STI阶差高度低于在边缘的阶差高度，则采用边缘模式。此可协调气体注入可使用于光致抗蚀剂显影及栅极蚀刻。
可以了解的是，虽然在本发明叙述中是使用多晶硅栅极，本发明的方法及系统可容易地应用在具有其他材质的栅极的轮廓控制。此外，在栅极轮廓与各自的STI阶差高度间的关连性以及过蚀刻时间是示范性的数据，因此可根据不同的制程及材料而做变化。本领域的技术人员可以透过实验获得这些材质与STI阶差高度之间的关连性，以制作对应数据相关性以及提供数据至栅极形成控制系统。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
2：主动区
3：沟道
4：掩膜层
6：浅沟槽隔离
8：栅极介电层
10：栅极层
11：硬质掩膜
13：光致抗蚀剂
14：源/漏极层
17：顶部
19：底部
52：晶圆
r1、r2、r3：环形
Claims (14)
1. 一种控制半导体装置栅极形成的方法，其特征在于，该控制半导体装置栅极形成的方法包括：
测定在一晶圆上一隔离结构的一阶差高度，其中，该阶差高度为该隔离结构的上表面与该隔离结构相邻的主动区的上表面之间的高度差；
使用阶差高度与过蚀刻时间之间的一关连性来决定一过蚀刻时间，以完成一期望栅极轮廓；
使用决定的该过蚀刻时间来在该晶圆上蚀刻一栅极；
在蚀刻该栅极后，测定该栅极的一轮廓；
根据测定的该轮廓与该关连性以决定随后一晶圆的过蚀刻时间；以及
决定该过蚀刻时间是根据该栅极轮廓自一期望栅极轮廓间的偏离而动态地调整。
2. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，推断阶差高度与过蚀刻时间之间的该关连性，包括：
测定在一第一晶圆上一第一隔离结构的一第一阶差高度，其中，该第一阶差高度为该第一隔离结构的上表面与该第一隔离结构相邻的主动区的上表面之间的高度差；
使用一第一过蚀刻时间来在该第一晶圆上蚀刻一第一栅极；
测定该第一栅极的一第一栅极轮廓；
测定在一第二晶圆上一第二隔离结构的一第二阶差高度，其中，该第二阶差高度为该第二隔离结构的上表面与该第二隔离结构相邻的主动区的上表面之间的高度差；
使用一第二过蚀刻时间来在该第二晶圆上蚀刻一第二栅极；
测定该第二栅极的一第二栅极轮廓；
使用该第一栅极轮廓、该第二栅极轮廓、该第一阶差高度、以及该第二阶差高度来决定栅极轮廓与阶差高度间的关连性；以及
使用该第一栅极轮廓、该第二栅极轮廓、该第一过蚀刻时间，以及该第二过蚀刻时间来决定栅极轮廓与过蚀刻时间之间的关连性。
3. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，更包括使用栅极轮廓与阶差高度间的关连性以及使用栅极轮廓与过蚀刻时间之间的关连性来决定阶差高度与过蚀刻时间之间的该关连性。
4. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，该隔离结构为浅沟槽隔离。
5. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，该栅极包括多晶硅。
6. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，测定该阶差高度的步骤是以光谱关键尺寸设备来执行。
7. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，更包括决定一调修时间，以在该阶差高度下形成一掩膜层。
8. 根据权利要求7所述的控制半导体装置栅极形成的方法，其特征在于，更包括：
执行该掩膜层的一显影后检视以测定该掩膜层关键尺寸及轮廓；以及
使用该掩膜层关键尺寸及轮廓来微调该调修时间。
9. 根据权利要求1所述的控制半导体装置栅极形成的方法，其特征在于，更包括：
测定在该晶圆上一相异位置的一额外隔离结构的一额外阶差高度，以决定一非一致性，其中，该非一致性是表示该额外阶差高度与该阶差高度之间具有差异；以及
根据该非一致性来决定一气体注入模式。
10. 根据权利要求9所述的控制半导体装置栅极形成的方法，其特征在于，该气体注入模式为中央模式、边缘模式或两种模式的结合。
11. 一种控制半导体装置栅极形成的方法，其特征在于，该控制半导体装置栅极形成的方法包括：
测定在多个晶圆上多个隔离结构的多个阶差高度，每一晶圆具有多个隔离结构，其中，该阶差高度为该隔离结构的上表面与该隔离结构相邻的主动区的上表面之间的高度差；
在该晶圆上过蚀刻多个栅极，并记录各自的过蚀刻时间；
测定该栅极的各自栅极轮廓；
使用该阶差高度、该过蚀刻时间、以及该栅极轮廓，来决定阶差高度与过蚀刻时间之间的一关连性；
测定一半导体装置的一目标隔离结构的阶差高度；
根据该目标隔离结构的阶差高度与该关连性来决定一过蚀刻时间；以及
使用决定的该过蚀刻时间来过蚀刻该半导体装置的一目标栅极。
12. 根据权利要求11所述的控制半导体装置栅极形成的方法，其特征在于，更包括：
在蚀刻该目标栅极后测定该目标栅极的轮廓；以及
回传该目标栅极的轮廓，至决定该过蚀刻时间的步骤。
13. 根据权利要求11所述的控制半导体装置栅极形成的方法，其特征在于，更包括使用该目标隔离结构的阶差高度来决定一掩膜层的一调修时间，其中，该掩膜层是使用来过蚀刻该半导体装置的该目标栅极。
14. 根据权利要求13所述的控制半导体装置栅极形成的方法，其特征在于，更包括：
执行该掩膜层的一显影后检视以测定该掩膜层关键尺寸及轮廓；以及
回传该掩膜层关键尺寸及轮廓至决定该调修时间的步骤以过蚀刻下一半导体装置的目标栅极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/188,324 US7588946B2 (en) | 2005-07-25 | 2005-07-25 | Controlling system for gate formation of semiconductor devices |
| US11/188,324 | 2005-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1905134A CN1905134A (zh) | 2007-01-31 |
| CN100419962C true CN100419962C (zh) | 2008-09-17 |
Family
ID=37674353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100724460A Expired - Fee Related CN100419962C (zh) | 2005-07-25 | 2006-04-13 | 控制半导体装置栅极形成的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7588946B2 (zh) |
| CN (1) | CN100419962C (zh) |
| TW (1) | TWI276158B (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7589005B2 (en) * | 2006-09-29 | 2009-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming semiconductor structures and systems for forming semiconductor structures |
| US7592262B2 (en) * | 2007-03-21 | 2009-09-22 | United Microelectronics Corp. | Method for manufacturing MOS transistors utilizing a hybrid hard mask |
| US7851370B2 (en) * | 2007-09-25 | 2010-12-14 | United Microelectronics Corp. | Patterning method |
| US8530247B2 (en) * | 2007-12-28 | 2013-09-10 | Texas Instruments Incorporated | Control of implant pattern critical dimensions using STI step height offset |
| CN102136419B (zh) * | 2010-01-27 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 提高侧墙角均匀度的方法 |
| CN102487000A (zh) * | 2010-12-03 | 2012-06-06 | 无锡华润上华半导体有限公司 | 栅区刻蚀方法和系统 |
| US9209098B2 (en) | 2011-05-19 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | HVMOS reliability evaluation using bulk resistances as indices |
| US9620621B2 (en) * | 2014-02-14 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Gate structure of field effect transistor with footing |
| US10386828B2 (en) | 2015-12-17 | 2019-08-20 | Lam Research Corporation | Methods and apparatuses for etch profile matching by surface kinetic model optimization |
| US9792393B2 (en) * | 2016-02-08 | 2017-10-17 | Lam Research Corporation | Methods and apparatuses for etch profile optimization by reflectance spectra matching and surface kinetic model optimization |
| US9685336B1 (en) * | 2016-02-29 | 2017-06-20 | Globalfoundries Inc. | Process monitoring for gate cut mask |
| US10032681B2 (en) | 2016-03-02 | 2018-07-24 | Lam Research Corporation | Etch metric sensitivity for endpoint detection |
| US10197908B2 (en) | 2016-06-21 | 2019-02-05 | Lam Research Corporation | Photoresist design layout pattern proximity correction through fast edge placement error prediction via a physics-based etch profile modeling framework |
| CN106024758A (zh) * | 2016-06-30 | 2016-10-12 | 上海华力微电子有限公司 | 多晶硅栅极关键尺寸的先进控制方法 |
| US9966315B2 (en) * | 2016-07-05 | 2018-05-08 | Globalfoundries Inc. | Advanced process control methods for process-aware dimension targeting |
| US10254641B2 (en) | 2016-12-01 | 2019-04-09 | Lam Research Corporation | Layout pattern proximity correction through fast edge placement error prediction |
| KR102310079B1 (ko) | 2017-03-03 | 2021-10-08 | 삼성전자주식회사 | 반도체 소자 |
| US10534257B2 (en) | 2017-05-01 | 2020-01-14 | Lam Research Corporation | Layout pattern proximity correction through edge placement error prediction |
| US10811320B2 (en) | 2017-09-29 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Footing removal in cut-metal process |
| US10572697B2 (en) | 2018-04-06 | 2020-02-25 | Lam Research Corporation | Method of etch model calibration using optical scatterometry |
| US11624981B2 (en) | 2018-04-10 | 2023-04-11 | Lam Research Corporation | Resist and etch modeling |
| WO2019200015A1 (en) | 2018-04-10 | 2019-10-17 | Lam Research Corporation | Optical metrology in machine learning to characterize features |
| CN110767572B (zh) * | 2018-07-27 | 2021-11-05 | 无锡华润上华科技有限公司 | 监测有源区与隔离结构交界区域台阶高度的方法 |
| US10977405B2 (en) | 2019-01-29 | 2021-04-13 | Lam Research Corporation | Fill process optimization using feature scale modeling |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657716B1 (en) * | 2001-05-23 | 2003-12-02 | Advanced Micro Devices Inc. | Method and apparatus for detecting necking over field/active transitions |
| CN1604272A (zh) * | 2003-09-19 | 2005-04-06 | 应用材料有限公司 | 在蚀刻处理中控制关键尺寸的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3904449A (en) * | 1974-05-09 | 1975-09-09 | Bell Telephone Labor Inc | Growth technique for high efficiency gallium arsenide impatt diodes |
| GB2207890B (en) * | 1987-08-14 | 1991-05-01 | Stc Plc | Etching apparatus |
| US4883505A (en) * | 1988-07-22 | 1989-11-28 | Iit Research Institute | Methods and apparatus for atmospheric sampling and analysis of trace contaminants |
| US5091049A (en) * | 1989-06-13 | 1992-02-25 | Plasma & Materials Technologies, Inc. | High density plasma deposition and etching apparatus |
| EP0496215B1 (de) * | 1991-01-21 | 1995-08-30 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines strukturierten Aufbaus mit Hochtemperatursupraleitermaterial |
| KR960030440A (ko) * | 1995-01-12 | 1996-08-17 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| JP2001143982A (ja) | 1999-06-29 | 2001-05-25 | Applied Materials Inc | 半導体デバイス製造のための統合臨界寸法制御 |
| EP1207780B1 (en) * | 1999-08-31 | 2006-10-25 | NIR Diagnostics Inc. | Device for verifying the accuracy of a spectral analyzer |
| US6584369B2 (en) * | 2000-02-02 | 2003-06-24 | Texas Instruments Incorporated | Method and system for dispatching semiconductor lots to manufacturing equipment for fabrication |
-
2005
- 2005-07-25 US US11/188,324 patent/US7588946B2/en not_active Expired - Fee Related
- 2005-11-21 TW TW094140772A patent/TWI276158B/zh not_active IP Right Cessation
-
2006
- 2006-04-13 CN CNB2006100724460A patent/CN100419962C/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657716B1 (en) * | 2001-05-23 | 2003-12-02 | Advanced Micro Devices Inc. | Method and apparatus for detecting necking over field/active transitions |
| CN1604272A (zh) * | 2003-09-19 | 2005-04-06 | 应用材料有限公司 | 在蚀刻处理中控制关键尺寸的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200705543A (en) | 2007-02-01 |
| CN1905134A (zh) | 2007-01-31 |
| TWI276158B (en) | 2007-03-11 |
| US7588946B2 (en) | 2009-09-15 |
| US20070020777A1 (en) | 2007-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100419962C (zh) | 控制半导体装置栅极形成的方法 | |
| US5627624A (en) | Integrated circuit test reticle and alignment mark optimization method | |
| JP5388396B2 (ja) | フィードバックエッチング制御を用いて臨界寸法を制御するための方法および装置 | |
| KR100369020B1 (ko) | 조정 마크의 제조 방법 | |
| US8080886B2 (en) | Integrated circuit semiconductor device with overlay key and alignment key and method of fabricating the same | |
| US7184913B2 (en) | Testing system, a computer implemented testing method and a method for manufacturing electronic devices | |
| KR100437221B1 (ko) | 반도체 장치의 제조 방법 및 제조 시스템, 및 반도체 장치 | |
| US9666472B2 (en) | Method for establishing mapping relation in STI etch and controlling critical dimension of STI | |
| US5329334A (en) | Integrated circuit test reticle and alignment mark optimization method | |
| US20070212650A1 (en) | Overlay accuracy measurement vernier and method of forming the same | |
| US20060141369A1 (en) | Method for correcting pattern data and method for manufacturing semiconductor device using same | |
| US7319938B2 (en) | Method and system for processing commonality of semiconductor devices | |
| CN112731778B (zh) | 一种半导体套刻精度的控制方法及叠层标记 | |
| CN113611670B (zh) | 包含栅极氧化层以及对准标记的装置及其形成方法 | |
| US8530247B2 (en) | Control of implant pattern critical dimensions using STI step height offset | |
| US7851370B2 (en) | Patterning method | |
| CN113013236A (zh) | 氮掺杂栅氧化层的形成工艺的监控方法 | |
| CN102376553B (zh) | 一种栅极刻蚀方法 | |
| US6743075B2 (en) | Method for determining chemical mechanical polishing time | |
| US6586143B1 (en) | Accurate wafer patterning method for mass production | |
| JP2009076863A (ja) | 半導体装置の製造方法 | |
| JP2000208392A (ja) | 保護ダミ―パタ―ンを有する半導体製造用アライメントマ―ク構造 | |
| US8108807B2 (en) | Delay time adjusting method of semiconductor integrated circuit | |
| KR100382021B1 (ko) | 반도체 장치 제조 방법, 반도체 장치 제조 지원 시스템, 및 반도체 장치 제조 시스템 | |
| JP2005116958A (ja) | 研磨工程の残存膜厚判定方法および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080917 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |