CN100397623C - 半导体芯片侧接触方法 - Google Patents

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Abstract

本发明描述一种半导体芯片之侧接触方法，在一侧表面(14)具有一电性接触点(17)之第一半导体芯片(11)情况中，一黏著材料(2)之层(27)被施加至一曝露的接触区域(17a)且可藉由提供热而被熔解之一导电材料预型粒子(23)被施加至该层(27)。一第二半导体芯片(12)以黏著至该第一半导体芯片(11)之该粒子(23)接触该第二半导体芯片之一电性接触点(18)之方式倚靠该第一半导体芯片(11)，且该半导体芯片(11，12)及该粒子被加热直到该粒子二者(23)熔合於该第一及第二半导体芯片之电性接触点(17，18)之上。本发明之方法使得半导体芯片(1，12)经由它们的侧表面之电性接触在习知仅可被用於水平安装被接触区域之焊锡或打线技术的协助下是可能的。

Description

半导体芯片侧接触方法
技术领域
本发明系关于半导体芯片之侧接触方法。
背景技术
一旦半导体芯片之集成电路被制造于一晶片上且此晶片已被分离为个别的芯片时，该芯片通常被包装于于一封装(package)内，该等芯片藉由大量电性接触点而与该封装连接。此被封装的芯片随藉由封装上的接触被连接至一较大的单元，例如母板，或连接至一记忆模组。此半导体芯片于产生半导体电路的上侧具有接触区域(焊点，pads)，其与芯片上的封装接触点连接，藉由例如打线(bonding)，焊锡或其他的连接技术。
有时候半导体芯片也电连接至其他未被封装，亦即没有封装被插入其中，的元件。
在所有的情况中，此半导体芯片从其上侧排它地被连接，亦即从集成半导体电路所在之该侧。此种型态的连接方式，从具有数个100nm或更小尺寸之大量微小的接触点的事实而言，几乎不可避免地必须相对于彼此之间进行位置的调整，或可靠地连接至封装。因为集成芯片的集成半导体电路本身具有多个位置调整及尺寸最佳的切换元件以及其他结构，经由封装之接触用的接触焊点或接触区域也被集成于集成半导体电路中。此接触区域以光学微影被形成上部互相连接层之元件部份的图案并且在产生互相连接的期间被产生。分布于集成半导体电路之表面区域上的多个此种接触区域可藉由例如打线或其他电子连接手段而被连接。
未公开的德国申请案第103 08 926.8号揭露一种半导体芯片之设置，于其侧表面具有用以互相侧连接之电性接触点。
实际上，问题在于此种接触如何可藉由制程技术被连接，以便形成可靠的，持久的以及位置可调整的芯片之间的所有电线的连接。如果仅因为侧表面内所包含的电性接触点与侧表面等高，芯片的切开及其互相接触的侧表面不能单独导致此种连接；但此电性接触必须在侧表面之外侧互相连接。
半导体技术所使用的习知技术是焊锡技术或打线技术，其中施加额外的材料至电性接触点并同时加热，在打线的情况中额外地压制及以超音波照射。
如果打线或焊锡技术同样被用于芯片侧表面内所产生之侧接触的电性接触，半导体芯片在侧向的压制以使得侧向接触点建立接触将同时导致被安装的半导体芯片于其载体上的移动，且因此毁坏此半导体电路，或至少损坏其金属层的接触区域或导致不良的接触。同时，因此习知的打线或焊锡技术不一定能为侧向及垂直接触所使用。
没有已知的公开方法可使经由其侧面互相连接之半导体芯片之装置可以用简单的方式被产生且电性接触可于侧面互相电性连接以便此种装置可以可靠地被产生，亦即具有适当的不合格比例，具有可接受的技术复杂度。尤其是，焊锡连接技术是依据将于垂直方向被互相焊接之半导体装置二者而定，且因此在习知不适合用以在芯片侧表面上产生侧接触，尤其是不能与主要芯片区域接触同时发生。
发明内容
本发明之目的在提供一种半导体芯片之侧接触的方法。
该方法具有以下的步骤序列：
a)从基板材料的晶片上产生一第一半导体芯片，该第一半导体芯片具有一电性接触点，该电性接触点具有一曝露接触区域位于该第一半导体芯片的一侧表面上，b)涂覆一粘着材料之层至与该基板材料选择性相关的该曝露接触区域上，c)压制可藉由提供热而熔解的一导电材料的预型粒子于该层上，并以粘着至该第一半导体芯片之该粒子接触一第二半导体芯片的一电性接触点之方式定位该第一半导体芯片于该第二半导体芯片的侧表面上，d)加热具有该粒子之该半导体芯片直到该粒子熔合于该第一及第二半导体芯片之该电性接触点之上为止。
依据本发明提供一种方法，其可让一半导体芯片之电性接触点域该半导体芯片之一侧面上产生以及同时于此侧面及该半导体芯片之一主要表面上产生。
依据本发明之方法解决同时接触芯片侧面中之侧接触与习知藉由额外导电材料之一芯片之主要区域内之接触的问题，其必须适合以一预型的粒子被压制于该半导体芯片之侧面上之一粘着层或已经被施加于芯片上之一接触区域之一粘着层之上之形式的电性接触。该粘着层的效用在于，首先，固体形式的该额外导电材料，该粒子，被设置且紧密地位于该芯片上之该接触点上，于该额外的导电材料藉由加热动作被熔合于该芯片上之该接触点及另一半导体芯片之接触点之前。该粒子的暂时的粘着贴附允许例如焊锡或打线技术独立于重力的方向而被使用。尤其是，习知的焊锡或打线技术可以首次被用于非水平向，而是垂直向之芯片侧表面上。因此，以本发明方法之协助，芯片的主要表面及一或更多侧表面可同时被接触。芯片上之接触点专用之粘着层的较佳选择具有避免基板表面之污染的效应。
二芯片之接触点之间持久的，坚固及导电的连接藉由步骤d)达成，其中在相当高的温度，第一半导体芯片侧接触上所粘着的粒子与，较佳者，一另一半导体芯片之侧向接触点，熔合在一起。以此方式所建立之数个芯片之间的相互连接允许低杂讯讯号的传输，即使在仅因为额外的相互连接之长度而不适用习知打线或焊锡接触之高频率及小讯号振幅的情况下。
较佳者，电接触点位于一侧面中之第二半导体芯片被定位在该第一芯片之上，因此于步骤d)中该粒子接触二半导体芯片之侧表面。在此情况中，具有侧接触之二芯片互相连接；个别芯片侧表面中它们的侧接触的位置互相对应。
较佳者，该粘着材料藉由喷洒被施加至曝露的接触区域。该喷洒可以用微喷嘴的协助而被预型，确保只有电性侧接触及它们最接近的区域被提供粘着层。
或者是，粘着材料之层有选择性地相对于该基板材料被施加至该曝露区域，藉由该半导体芯片之至少一部份浸入溶液中。该溶液之性质为该溶剂仅于金属表面上形成一粘着材料的粘着层。
另一实施例为该粘着材料藉由使该半导体芯片曝露于包含粘着材料之一气氛而被施加至该曝露接触区域上，藉此使该粘着材料沉积于该接触区域上。此处，该气氛的成份可被选择，因此一粘着层可排它地被产生于金属表面上。
较佳实施例提供一种粘着材料，其粘着于一互相连接材料上，较佳者于铝之上，被用以成为该层，且于步骤c)中使用一焊锡材料。
本发明之发展提供了，当半导体芯片在步骤d)被加热时，粒子同时也被熔合于第一半导体芯片之一主要区域之接触点上。这允许藉由相同的方法步骤于一个半导体芯片之二个或更多区域上建立对其他半导体装置之电性接触连接。
依据本发明之一发展，电性接触层可以于步骤a)与b)之间被电性沉积于曝露的接触区域上，藉此此接触相对于第一半导体芯片之侧表面被升高。因此，将被接触之接触区域相对于半导体芯片之周围的侧表面被升高，藉此即将被加热的焊锡材料被须被定位为较不接近半导体芯片且有较少的热应力。
较佳者，额外提供具有位于一主区域之中之电性接触之一载体基板，且于步骤c)与d)之间，该第一及第二半导体芯片以该载体基板之电性接触点接触该第一及第二半导体芯片之电性接触点的方式被定位于该载体基板之上。在此情况中，除了二个半导体芯片(第一及第二)相互间的侧接触之外，相对于第三芯片，于其主要表区域上定位该二芯片之一载体基板，额外地建立一连接。此载体基板之连接可于习知的焊锡或打线接触之协助下发生，其被设置该载体基板之该主要区域之内。这使得半导体芯片可同时于垂直及水平方向互相贴附。
较佳者，于步骤c)，第一及第二半导体芯片藉由间隔部暂时被定位于载体基板之上。例如，可使用粘着点或其他暂时性的粘着手段以维持该第一与第二半导体芯片与载体之位置可于载体上互相调整，直到热处理开始且产生持久的电性连接为止。
较佳者，第一半导体芯片之电性接触藉由于晶片被分割为独立芯片期间曝露晶片内部一特定区域内之一导电结构而建立。尤其是，藉由切割晶片，一互相连接部或连接至该互相连接部之导电的填充可为此而被切割。一互相连接部或一加宽的接触的切割具有曝露构成藉由切割所产生之芯片侧表面之一元件部之一接触区域的效果，其且其可依据本发明藉由电解沉积而被提高，因此其突出。此互相连接部或导电填充，其初始形成该电性接触，可包括铝，含铝的材料，铜或钛化合物，例如铜合金或具有其他金属的钛。
毋庸置疑地，实际上每一芯片具有多个侧接触，藉此以本发明接触之协助达成在二侧向或垂直连接之二芯片之间完整的资料交换。
同样地，每一半导体芯片将具有一集成半导体电路；该半导体电路于芯片内部被连接至个别半导体芯片之电性接触点。
尤其是，具有一半导体记忆体，较佳者具有一动态读-写记忆体，之半导体芯片，藉由本发明之方法，可经由它们的侧面互相连接并经由它们的主要区域连接至一载体基板，例如一记忆模组之印刷电路板。
附图说明
本发明基于第1至13图被描述如下，其中
第1至4图表示依据本发明之第一步骤，
第5至8图表示依据流程步骤而定具有不同形成之电性接触之半导体芯片，
第9A至9C图表示可互相选择之本发明方法之方法步骤，以及
第9D至13图表示依据本发明之其他步骤。
具体实施方式
依据第1图，一半导体晶片1被处理，因此于其上产生一集成半导体电路5。这于第2图中以放大图表示。相邻集成电路5之间的双线表示切割框，其沿所示之箭头被切割，分别位于一双线内之原始晶片区域被移除。藉由此切割操作，分别从一半导体电路5延伸至切割框内之导电结构4，6被拆散或分配并曝露于一部份区域内。
第2图左手边表示二集成电路5，其导电结构是伸入切割框内且于其中结束之互相连接部4。表示在第2图上右方之第三半导体芯片具有在此区域中之切割边缘导电填充6，其具有比互相连接部4宽之剖面或大小且因此可更容易在本方法稍後的步骤被接触。
第3图表示在个别分离的半导体芯片5之侧边缘上之二导电结构，互相连接部4及导电填充6之出口的轮廓。
依据本发明之发展，如第4图所示，可预型一电解沉积处理，其中包含于一电解液内之导电材料2有选择性地沉积于第一半导体芯片之电性接触点之曝露表面上。半导体芯片11连接至其中一电极。给予电解处理的适当选择，导电材料2排它地在第3图所示导电结构4，6之接触区域上成长，而使晶片材料或集成半导体电路之其他结构上没有导电材料2的沉积。然而，可以同时让第一半导体芯片(或第二或其他)之一主要表面上之电性接触点上也产生成长，尤其是，如果其系由与导电结构4，6相同的材料所组成。此种电解处理步骤可用以增加芯片侧表面14与将被侧向压制之粒子之间的距离，藉此使粒子被加热时所产生之芯片的热应力较小。
第5图表示依据第3图之半导体芯片11之放大图，于其侧表面14可看见藉由二电性接触之切割而曝露之表面17a。此等接触点可以是朝向芯片边缘之互相连接部或填充，其相较于该互相连接部具有较大的侧尺寸。
依据第4图藉由电解处理所产生的导电材料2的成长导致第6图所示的接触，其由于已经沉积在第5图接触区域17a之上的额外材料2因此相对于侧表面14是升高的。此电解处理允许这些电接触17b的突出高度很精确地被控制，例如藉由设定电解的浓度，电解电压或电解期间。
第7及8图表示第一半导体芯片11之实施例，其中侧表面14中的接触点除了此侧表面14之中的表面区域17a之外，还包括一主要区域10，例如集成半导体电路之上侧，之中的接触区域17c，因此侧接触到达主要表面10与侧表面4之间的边缘。在依据第4图的电解成长期间所形成之接触17，在第8图所表示者，高于主要表面及侧表面，同时可被用于第一半导体芯片至其他半导体芯片之同时的垂直及水平电性连接；尤其是，因此主要区域之全部表面区域与一载体基板接触之第一半导体芯片11系位于接触区域17d之上。
第9A至9C图表示施加粘着材料层27至接触区域14之另一实施例之处理步骤，较佳者，有选择性地与芯片侧表面14相关。依据第9A图，粘着材料层藉由溶液中至少一部份的浸入而可达成，藉此使其成为湿润的排它的金属化表面。
依据第9B图之另一实施例，粘着材料层27可藉由微喷嘴24的协助而被喷洒，省略芯片11後续的乾燥。
最後，依据第9C图，芯片11也可被曝露于包含粘着材料之气氛中，以便将粘着材料层沉积于该侧芯片接触之接触区域上。
最後，依第9D图，以可藉由增加的温度被熔化的导电材料，例如焊锡材料，所制成的粒子23被施加至被提供层27之接触区域17之上，于已经由例如第9A至9c图之方法步骤被施加之粘着材料之层上。被提供这些粒子的电子元件11，12，13一起表示于第10图；较佳者，粒子23a也被施加至半导体芯片11，12之对应粘着层区域7，8。在此情况中，球状的粒子23，23a被压入个别的粘着层27之内，位于下方的芯片接触之金属层几乎已被接触。此距离由于剩下的粘着层已藉由步骤d)之热处理而被连接，其中粘着层被移除，藉此产生一导电接触连接。
第10图表示第一半导体芯片11，第二半导体芯片12以及载体基板13之装置，这些元件依然被个别表示且未互相电性及机械地连接一起。半导体芯片11及12在箭号的方向被压制一起且较佳者也被在双箭号方向定位在载体基板13之上。在此情况中，第一半导体芯片11之电性接触点17接触第二半导体芯片12之电性接触点18。为了和载体基板13接触，半导体芯片11，12具有其他的电性接触点7，8，其以习知的方式被设置在主要表面10之区域中，并构成集成半导体电路11a，12a之一元件部。这些半导体电路与接触点17及18之间的虚线指示芯片中这些接触点与集成半导体电路之间的内部连接；这些连接是，例如，互相连接部。在第10图，这些额外的电性接触点7，8较佳者系位于芯片11及12之较低的主要区域之上，其面对载体基板13，并且由粒子23，23a覆盖。
为了提供载体基板13上之二半导体芯片11，12之临时的机械闩系，可以提供临时的间隔部3使半导体芯片互相及相对于载体基板13为固定直到持久的电性及机械连接藉由热处理而建立为止。在此期间，半导体芯片11，12之其他接触7，8也连接至载体基板13之主要区域之对应的接触点9。这些接触点同样构成一对应集成半导体电路13a之一元件部或至少藉由以虚线指示之互相连接部与之连接，如同左侧的二接触点9之情况。
第11图表示以电性导电方式互相接触并位于一载体基板13上之二半导体芯片11，12。当二元件被互相接触设置时，同时产生焊锡连接于第一半导芯片11之一主要区域10及一侧表面14之上，这在习知是不可能的。被侧向触压，初始为固体的粒子23于它们被加热且第二半导体芯片12被朝向它们压制的时候不能以未控制的方式流动。以习知的焊锡或打线技术的使用，另一方面常用之已经被预热之导电材料被带到此将被接触之接触区域，之後在额外的辅助装置的协助下以液体的形式，具有已经发生的导电材料之流动及涂布，从重力的方向开始被施加。本发明方法可防止此种材料的涂布。
对应第11图之方法步骤之另一实施例表示在第12图。在此情况中，粒子23一方面被施加在第一半导体芯片11之侧表面14上，另一方面被施加至主要表面20或载体基板13之上侧。粒子23，23a也都被表示为点的形式。
第13图表示多个粒子23a如何在焊锡打线处理的协助下产生如图所示之半导体芯片11，12之接触，同时具有二半导体芯片11，12之间的侧接触，藉由粒子使数个半导体芯片11，12可藉由其侧表面互相电性地接触一起，解除封装。短接触连接19对射频讯号或特别比大量弱的讯号是较好的，且因此较少杂讯，打线或焊锡连接。
因为侧面及垂直接触连接的同时形成，不需要额外的处理步骤。
图中所示至多三个半导体芯片的装置仅是例示之用；在理论上，任何数目的半导体芯片可被设置于另一者之上并邻近另一者且互相于水平垂直方向连接。在图中被夸大表示之侧接触连接19及升高的接触17实际上极小且使半导体芯片11，12垂直地互相接触而不具有任何可感知的中间间隙故因此不具有任何讯号传输中可能的损失。这也允许相对于载体基板13之接触9的容易的调整。
关于升高的侧接触之熔化的流程处理及程度的控制，可以依赖任何习知形成导电接触连接用之热处理，例如焊锡或打线。依据本发明定位粒子于粘着侧表面接触之方式允许这些习知的技术被额外使用于芯片侧表面上。
元件符号说明
1晶片                2粘着材料
3间隔物              4互相连接部
5半导体芯片          6导电填充
7，8电性接触         9载体基板之接触
10第一半导体芯片之主要区域
11，21第一半导体芯片
11a，12a，13a集成半导体电路
12，22第二半导体芯片
13一半导体芯片之载体基板
14，15侧表面
17，18电性接触
17a，17c接触区域
17b，17d升高的接触区域
19接触连接
20载体基板的主要区域
23，23a粒子
24喷嘴
25包含粘着材料之气氛
26溶液
27粘着材料层
T温度

Claims (35)

1.一种半导体芯片之侧接触方法，具有以下步骤：
a)从基板材料的晶片(1)上产生一第一半导体芯片(11)，
该第一半导体芯片(11)具有一电性接触点(17)，该电性接触点(17)具有一曝露接触区域(17a)位于该第一半导体芯片的一侧表面(14)上，
b)涂覆一粘着材料(2)之层(27)至与该基板材料选择性相关的该曝露接触区域(17a)上，
c)压制可藉由提供热而熔解的一导电材料的预型粒子(23)于该层(27)上，并以粘着至该第一半导体芯片(11)之该粒子(23)接触一第二半导体芯片(12)的一电性接触点(18)之方式定位该第一半导体芯片(11)于该第二半导体芯片的侧表面上，
d)加热具有该粒子之该第一及第二半导体芯片(11，12)直到该粒子(23)熔合于该第一及第二半导体芯片之该电性接触点(17，18)之上为止。
2.如权利要求1的方法，其中此种于一侧表面(15)上具有其电性接触点(18)的一第二半导体芯片(12)倚靠该第一半导体芯片(11)设置，因此在步骤d)的该粒子(23)接触该第一与第二半导体芯片二者之侧表面(17，18)。
3.如权利要求2的方法，其中该粘着材料(2)之该层(27)藉由喷洒被涂覆至该曝露接触区域(17a)。
4.如权利要求2的方法，其中该粘着材料(2)之该层(27)是藉由将该第一半导体芯片(11)的至少一部份浸入一溶液(26)中而涂覆至与该基板材料选择性相关的该曝露接触区域(17a)。
5.如权利要求2的方法，其中该粘着材料(2)之该层(27)是藉由将该第一半导体芯片(11)曝露于包含粘着材料的一气氛(25)中而被涂覆于该曝露接触区域(17a)上，由此，该粘着材料(2)从该气氛中被沉积于该接触区域(17a，17b)上。
6.如权利要求1的方法，其中该粘着材料(2)之该层(27)是藉由喷洒而涂覆至该曝露接触区域(17a)。
7.如权利要求1的方法，其中该粘着材料(2)之该层(27)是藉由将该第一半导体芯片(11)的至少一部份浸入一溶液(26)中而涂覆至与该基板材料选择性相关的该曝露接触区域(17a)。
8.如权利要求1的方法，其中该粘着材料(2)之该层(27)是藉由将该第一半导体芯片(11)曝露于包含该粘着材料的一气氛(25)中而涂覆于该曝露接触区域(17a)上，由此，该粘着材料(2)从该气氛中被沉积于该接触区域(17a，17b)上。
9.如权利要求1至8之一的方法，其中粘着于一铝质互相连接材料的一粘着材料(2)被当成该层(27)使用。
10.如权利要求1至8之一的方法，其中一焊锡材料的一粒子(23)用于该步骤c)中。
11.如权利要求10的方法，其中，当第一及第二半导体芯片(11，12)在步骤d)被加热时，该粒子(23a)也同时熔合于该第一半导体芯片(11)的一主要区域(10)中的接触点(7)上。
12.如权利要求11的方法，其中一导电层于步骤a)与b)之间电解地沉积于该曝露接触区域(17a)之上，藉此该接触点(17)相对于该第一半导体芯片(11)之该侧表面(14)被升高。
13.如权利要求12的方法，其中更包含在一主要区域(20)额外提供具有电性接触(9)的一载体基板(13)，且于步骤c)与d)之间，该第一及第二半导体芯片以该载体基板(13)之该电性接触(9)接触该第一及第二半导体芯片之电性接触点(17，18；7，8)的方式而定位于该载体基板(13)之上。
14.如权利要求13的方法，其中于步骤c)，该第一及第二半导体芯片藉由间隔部(3)暂时地被定位于该载体基板(13)之上。
15.如权利要求13的方法，其中在将该晶片(1)分离成个别芯片期间，曝露该晶片内部中的特定区域内的一导电结构(4)而建立该第一半导体芯片的该电性接触点(17)。
16.如权利要求15的方法，其中具有一半导体记忆体的芯片，被接触以做为该第一半导体芯片(11)
17.如权利要求15的方法，其中，藉由切割该晶片(1)，一互相连接部(4)或连接至该互相连接部的一导电填充(6)被切割。
18.如权利要求1至8之一的方法，其中，当第一及第二半导体芯片(11，12)在步骤d)被加热时，该粒子(23a)也同时熔合于该第一半导体芯片(11)的一主要区域(10)中的接触点(7)上。
19.如权利要求18的方法，其中一导电层(27)于步骤a)与b)之间电解地沉积于该曝露接触区域(17a)之上，藉此该接触点(17)相对于该第一半导体芯片(11)之该侧表面(14)被升高。
20.如权利要求19的方法，其中更包含在一主要区域(20)额外提供具有电性接触(9)的一载体基板(13)，且于步骤c)与d)之间，该第一及第二半导体芯片以该载体基板(13)之该电性接触(9)接触该第一及第二半导体芯片之电性接触点(17，18；7，8)的方式被定位于该载体基板(13)之上。
21.如权利要求20的方法，其中于步骤c)，该第一及第二半导体芯片藉由间隔部(3)暂时地被定位于该载体基板(13)之上。
22.如权利要求第20的方法，其中在将该晶片(1)分离成个别芯片期间，曝露该晶片内部中的特定区域内的一导电结构(4)而建立该第一半导体芯片的该电性接触点(17)。
23.如权利要求22的方法，其中具有一半导体记忆体的一芯片，被接触以做为该第一半导体芯片(11)。
24.如权利要求22的方法，其中，藉由切割该晶片(1)，一互相连接部(4)或连接至该互相连接部的一导电填充(6)被切割。
25.如权利要求1至8之一的方法，其中一导电层于步骤a)与b)之间电解地沉积于该曝露接触区域(17a)之上，藉此该接触点(17)相对于该第一半导体芯片(11)之该侧表面(14)被升高。
26.如权利要求25的方法，其中更包含在一主要区域(20)额外提供具有电性接触(9)的一载体基板(13)，且于步骤c)与d)之间，该第一及第二半导体芯片以该载体基板(13)之该电性接触(9)接触该第一及第二半导体芯片之电性接触点(17，18；7，8)的方式而定位于该载体基板(13)之上。
27.如权利要求1至8之一的方法，其中更包含在主要区域(20)额外提供具有电性接触(9)的一载体基板(13)，且于步骤c)与d)之间，该第一及第二半导体芯片以该载体基板(13)之该电性接触(9)接触该第一及第二半导体芯片之电性接触点(17，18；7，8)的方式而定位于该载体基板(13)之上。
28.如权利要求27的方法，其中于步骤c)，该第一及第二半导体芯片藉由间隔部(3)暂时地被定位于该载体基板(13)之上。
29.如权利要求28的方法，其中将该晶片(1)分离成个别芯片期间，曝露该晶片内部中的特定区域内的一导电结构(4)而建立该第一半导体芯片的该电性接触点(17)。
30.如权利要求27的方法，其中具有一半导体记忆体的一芯片，被接触以做为该第一半导体芯片(11)。
31.如权利要求29的方法，其中，藉由切割该晶片(1)，一互相连接部(4)或连接至该互相连接部的一导电填充(6)被切割。
32.如权利要求1至8之一的方法，其中在将该晶片(1)分离成个别芯片期间，曝露该晶片内部中的特定区域内的一导电结构(4)而建立该第一半导体芯片之该电性接触点(17)。
33.如权利要求32的方法，其中具有一半导体记忆体的一芯片，被接触以做为该第一半导体芯片(11)。
34.如权利要求32的方法，其中，藉由切割该晶片(1)，一互相连接部(4)或连接至该互相连接部的一导电填充(6)被切割。
35.如权利要求1至8之一的方法，其中具有一半导体记忆体的一芯片，被接触以做为该第一半导体芯片(11)。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072084B2 (en) * 2007-09-14 2011-12-06 Qimonda Ag Integrated circuit, circuit system, and method of manufacturing
US11342267B2 (en) * 2018-11-23 2022-05-24 Mediatek Inc. Semiconductor package structure and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647959A (en) * 1985-05-20 1987-03-03 Tektronix, Inc. Integrated circuit package, and method of forming an integrated circuit package
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
US5606198A (en) * 1993-10-13 1997-02-25 Yamaha Corporation Semiconductor chip with electrodes on side surface

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI893874A (fi) * 1989-08-17 1991-02-18 Vaisala Oy Kontaktfoersedd givare med skiktstruktur samt foerfarande foer utfoerande av kontakteringen.
DE4113969A1 (de) * 1991-04-29 1992-11-05 Telefunken Electronic Gmbh Verfahren zur herstellung von ohmschen kontakten fuer verbindungshalbleiter
US6303408B1 (en) * 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
KR100331848B1 (ko) * 1999-07-20 2002-04-09 박종섭 반도체 소자의 콘택 패드 형성 방법
JP2001308220A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体パッケージ及びその製造方法
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US6835642B2 (en) * 2002-12-18 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming a metal fuse on semiconductor devices
TW594962B (en) * 2003-01-30 2004-06-21 Yu-Nung Shen Semiconductor chip package structure and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647959A (en) * 1985-05-20 1987-03-03 Tektronix, Inc. Integrated circuit package, and method of forming an integrated circuit package
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
US5606198A (en) * 1993-10-13 1997-02-25 Yamaha Corporation Semiconductor chip with electrodes on side surface

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
21世纪SMT发展趋势及对策. 张文典.电子工艺技术，第22卷第1期. 2001
21世纪SMT发展趋势及对策. 张文典.电子工艺技术，第22卷第1期. 2001 *
芯片凸点技术发展动态. 肖汉武.电子产品世界. 2001
芯片凸点技术发展动态. 肖汉武.电子产品世界. 2001 *

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Publication number Publication date
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DE10334634B3 (de) 2005-01-13

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