CN100373777C - 具有可选常规或快速锁定能力的数字锁相环及其控制方法 - Google Patents

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Abstract

本发明涉及一种具有快速锁定能力的数字锁相环，所述数字锁相环包括：数字控制振荡器，用于产生锁定到输入基准时钟上的输出时钟相位；相位检测器，用于测量所述输入基准时钟与反馈时钟的相位差；环路滤波器，用于产生所述数字控制振荡器的控制信号，所述环路滤波器包括：比例电路，用于产生与所述相位差成比例的第一信号；积分器，用于从所述第一信号产生第二积分信号；加法器，将所述第一信号与所述第二信号相加，以产生所述控制信号；加权电路，最好是一个线性乘法器，把额外加权选择性地加到对所述积分器一个输入的第一信号上，以在第一锁定模式中缩短锁相环的锁定时间，并且在保存模式中快速达到稳定频率。

Description

具有可选常规或快速锁定能力的数字锁相环及其控制方法
发明领域
本发明涉及数字信号同步领域。特别是，本发明涉及具有可选的快速锁定能力的数字锁相环(DPLL)。
发明背景
在使用数字同步装置的数字通信中，通常需要能够满足定义其滤波器响应的一定标准，并具有快速锁定到基准信号的能力的DPLL。当加电时以及在进行人工基准时钟重新调整期间尤其希望快速锁定。DPLL的常规锁定时间与其滤波器响应成反比，所以当标准规定一个慢速响应(小的转角频率)时，快速锁定是非常有用的。
在现有技术的DPLL实施(例如，卓联MT90866 H.110兼容数字开关中的嵌入式DPLL)中，通过把DPLL转角频率限制到快速锁定模式的较高频率范围，已经实现了快速锁定的某些实例。DPLL输出时钟对有效输入基准时钟的频率变化的快速响应，以及输出时钟边缘对有效输入基准时钟边缘的精确对准，是可以实现的。对于相当大的DPLL转角频率(即，大于1kHz)，锁定时间非常小。
然而，在先实施不能满足两个主要的快速锁定模式要求。首先，如果在快速锁定时间过去之后立即进入保存模式，则保存频率不可能到达有保障的保存稳定性。在保存模式中，DPLL在最后锁定的频率上产生一个稳定输出。在由滤波响应定义的常规DPLL锁定时间期满之前，必需使用其它技术防止DPLL进入保存模式。第二，在该短的快速锁定时间之后，最终输出锁定时钟不会被对准到有效输入基准上。从有效输入基准时钟到输出时钟的相位差与DPLL中使用的内部时钟有效输入基准时钟的抽样误差成正比。该不对准将会造成DPLL被用作时钟同步器的系统中的故障，特别是在具有高时钟和数据速率的系统中，将造成可与抽样误差相比的故障。
发明概述
本发明提供了一种用于时钟同步的数字锁相环(DPLL)，该DPLL具有一个能够提供用于各种滤波器响应的全套快速锁定功能的环路滤波器。此外，该DPLL提供由定义最大输出时钟相位变化，即相位斜率的适当标准规定的常规锁定功能。
根据本发明，这里提供了一种具有快速锁定能力的数字锁相环，包括：一个数字控制振荡器，用于产生锁定到输入基准时钟的输出时钟相位；一个相位检测器，用于测量所述输入基准时钟与反馈时钟的相位差；一个环路滤波器，用于产生所述数字控制振荡器的控制信号，所述环路滤波器包括：一个比例电路，用于产生与所述相位差成比例的第一信号；一个积分器，用于从所述第一信号产生第二积分信号；一个加权单元，用于把快速锁定模式中额外加权选择性地加到对所述积分器一个输入的所述第一信号上，以使所述积分器更快地建立其内容，从而缩短锁相环的锁定时间；和一个加法器，将不带有所述额外加权的所述第一信号与所述积分器产生的所述第二信号相加，以产生用于所述数字控制振荡器的所述控制信号。加权电路最好是线性乘法器，尽管它将被体现为可以使用加权的其它形式。
本发明还允许数字锁相环(DPLL)以保存模式快速实现稳定的保存频率。稳定的保存频率可以在所述的快速锁定时间内实现。
本发明解决了快速锁定模式中关于输出时钟对准有效输入基准时钟以及保存频率稳定性的问题。利用本发明，可以在称之为快速锁定时间的非常短的时段中解决上述两个问题。快速锁定时间依赖于所选的DPLL滤波器响应。
所得到的DPLL能够在非常短的时间间隔中，从具有特定频偏的一个基准切换到具有远离第一基准频率的不同频偏的另一个基准。该DPLL实现了输出时钟对有效基准时钟的优良的对准，并维持有保证的保存稳定性。当本地时钟必需与具有大频偏的网络基准时钟同步时，一旦系统加电，就可以实现相同的效果。
本发明的DPLL能够在非常短时间间隔内，例如在一秒以内，实现几乎绝对的输出时钟对输入基准信号的对准。DPLL还能够在相同的时间帧内实现校正和精确的保存频率。
DPLL可以用于不同的系统，比如由ECTF H.110标准定义的系统，其中一个同步装置必须能够锁定到执行抖动衰减的网络时钟上。同样的装置必须能够锁定到不允许抖动衰减的背板时钟上，因而允许输出时钟对背板时钟边缘同步。这种系统要求在网络与背板时钟之间利用保存能力进行无误差切换。实施本发明的DPLL能够使同步装置在切换基准输入后的非常短的时段之后，进入保存模式，从而消除了在常规锁定时间期满之前，用户避免进入保存模式的任何附加逻辑的需要。从而降低了构建这种系统的成本。
根据本发明的原理，额外加权在传送到积分器之前，被加到有效输入基准时钟与反馈时钟之间的相位差值上。没有额外加权的相同相位差值被传送给比例积分加法器。该加法器输出是用于预期输出时钟生成的数字控制振荡器(DCO)所用的频偏。
在DPLL环路滤波器中将额外加权加到积分器输入上，允许积分器根据有效输入基准时钟与输出(反馈)时钟的相位差的变化，更快地建立代表输出时钟频偏的内容。
当选择快速滤波器响应加快锁定时，该技术非常有效。在先前的DPLL实施中，当输出时钟在1个LSB(最小有效比特)内对准有效输入基准时钟时，快速滤波器响应需要相位检测器消除1LSB的抽样误差噪声。为了避免快速滤波器响应的抽样误差的放大，使用了一个非线性传递滤波器。在此情况下，根据滤波器响应，输出时钟在1LSB之内非常快地对准有效输入基准时钟。该对准停止相位差的放大并使积分器减缓到达其积分值，从而避免输出时钟对有效输入基准时钟的最终对准。与此相反，在本发明环路滤波器中，积分器输入的相位差值将给予额外加权(附加放大)，从而允许积分器非常快速地到达其积分值。此外，输出时钟对有效基准时钟最终对准将照常在积分器到达其积分值之后立即发生。
根据本发明的另一方面，这里提供了一种控制数字锁相环的方法，其中在快速锁定模式下，环路滤波器在把加权因子传送到积分器之前，首先把该加权因子施加到代表输出时钟与有效输入基准时钟相位差的相位误差(P值)的比例值上，以便在快速锁定模式下实现输出时钟对有效输入基准时钟的快速对准，以及在保存模式下快速到达稳定的保存频率。
附图简要说明
下面参考附图并通过举例显示说明本发明优选实施例的详细说明。
图1是本发明的DPLL电路的高级方框图；
图2是图1中环路滤波器的方框图；
图3是图2中带有饱和器的非线性乘法器的方框图；
图4是图2中带有可编程饱和器的线性乘法器的方框图；
图5是图2中锁定速度限制器的界限图。
优选实施例详细说明
下面将粗略地解释DPLL模块，该DPLL模块不直接包含本发明，但对本发明的理解是重要的。然后再更详细地解释包含本发明的DPLL模块。
参见图1，能够提供一整套常规锁定和快速锁定功能的DPLL电路由以下模块组成：四个频率检测器及基准监视器1；状态机2；输入基准乘法器3；最大时间间隔误差(MTIE)模块4；相位检测器5；环路滤波器6、数字控制振荡器(DCO)7；两个频率变换器8；以及带有三个抽头延迟线(TDL)的输出驱动器9。
频率检测器1确定输入基准时钟的频率并向状态机2发送编码二进制值。
基准监视器模块1监视输入基准时钟的存在与频偏，并将基准时钟可靠性告知状态机模块2。滞后功能在基准监视器模块1中完成，以便当优选输入基准时钟的频偏接近可靠性边界时，避免基准中的跳动。
状态机2控制输入基准乘法器3，选择对应于所选基准的适当频率信息，激活MTIE(最大时间间隔误差)模块4的测量周期，并且使DPLL自动地切换到保存模式以及从保存模式自动地切换DPLL。四个输入基准具有相等地优先级并且任何一个都可以被选择为优选基准。如果优选基准未到达特定的定时标准，则状态机2将DPLL锁定到下一个合格的基准上，或者如果四个基准都不合格，则把DPLL切换到保存模式。
输入基准乘法器3选择四个输入基准时钟之一作为DPLL的输入时钟。
MTIE模块4在基准切换或者从保存模式恢复的情况下，补偿新近选择的输入基准时钟与DPLL输出时钟之间的相位偏移。在新的基准时钟被选择为DPLL输入时钟之后，状态机2就立即激活MTIE模块4，以开始测量处理，其中记录新的基准时钟与DPLL反馈时钟的相位差。在进行测量处理之后，在新的基准时钟与输出时钟之间维持所测量的相位差。“反馈时钟”信号在匹配基准延迟的MTIE模块4内部延迟，并传送给相位检测器模块5。
相位检测器5在每个基准时钟边缘测量输入基准时钟与输出反馈时钟的相位差，并将其变换为带符号的二进制数表示。相位检测器5的输出值总是被做成奇数，以避免“死区”的出现，该“死区”将改变DPLL响应，并增加DPLL输出时钟对有效输入基准时钟的不确定性。所测量的相位误差、相位检测器输出传送到环路滤波器6。
环路滤波器6是本发明的中心部分，稍后将对其进行更详细地解释。通常，对于常规锁定模式功能，环路滤波器6执行输出相位限制、滤除相位检测器5所生成的相位误差、相位误差对DCO7的频偏的转换。当选择快速锁定模式时，环路滤波器6增倍来自相位检测器5的相位误差，以实现由DPLL转角频率定义的适当滤波器响应，并执行对比例值(P值)的附加增倍，然后再对其积分，从而实现快速锁定功能。不增倍的比例部分与积分部分相加并作为频偏传送给DCO(数字控制振荡器)模块7。当环路滤波器6不希望匹配有效输入基准频偏时，环路滤波器6还允许软件控制DPLL输出时钟的频偏。
DCO7生成对输入基准时钟相位锁定的时钟。系统时钟和DCO模块7内的中心频率数确定所生成的时钟的频率。来自环路滤波器6的频偏值与中心频率数相加，使来自所生成的时钟的反馈时钟的相位朝着降低相位误差的方向位移。
频率变换器8用来依据DCO所生成的时钟产生不能被直接整除的输出时钟。DCO值代表相对于其理想位置的DCO所生成时钟的当前相位，该DCO值被一个不变分数相乘，从而产生其频率是DCO输出时钟频率的一个时钟。
TDL(抽头延迟线)9用来最小化DCO所生成时钟和两个由频率变换器8所成生的时钟的固有抖动。TDL输入的固有抖动代表DCO和频率变换器的误差，该抖动由相对于其理想位置的所生成时钟的相位确定。TDL9的作用是，通过延迟DCO和频率变换器生成的时钟以尽可能地接近于理想时钟位置，而使固有抖动最小。
除法器模块9用来通过整除DCO7和两个频率变换器8所产生的时钟，来生成所有所需的输出时钟以及DPLL反馈时钟。为了使来自频率变换器8的时钟与来自DCO7的时钟适当对准，实施一个特定技术。
除法器模块9在DPLL静止，等候TDL时钟达到初始稳定后再复位。然后用适当值预加载计数器，该计数器用于整除来自频率变换器8的时钟。由于DCO时钟与频率变换器时钟的关系是固定的并且可利用一个给定时基(例如，每125微秒之后)重复，因此在实际间隔中，计数器的适当初始化有效维持来自频率变换器8的时钟对来自DCO7的时钟的对准。反馈时钟频率被选择来匹配有效输入基准的时钟频率。
环路滤波器模块
环路滤波器电路6实现一阶低通滤波器。现在参考图2，环路滤波器由以下子模块组成：带有饱和器的非线性乘法器10；相位斜率限制器11；锁定速度限制器13；带有可编程饱和器的线性乘法器14；积分器15；P+I加法器16，保存存储器17；减法器19；三个复用器12、18和20。
来自相位检测模块“相位”的相位误差首先在非线性乘法器10中倍增，然后在饱和器10中饱和以达到最大值，而不考虑是否需要常规或者快速锁定功能。倍增因子“滤波器响应选择”定义DPLL滤波器响应，即转角频率。下面更详细解释带有饱和器的非线性乘法器10的功能。
在相位斜率限制器11内部限制倍增的相位误差，使倍增的相位误差的模数位于“相位斜率限制”所定义的特定值之内。在常规锁定模式中，P+I加法器的比例值(“P-值”)被选择为相位斜率限制器11的输出。在快速锁定模式中，给相位斜率限制器11设旁路，以及选择倍增的相位误差成为“P-值”。
为了实现快速锁定功能，如果需要快速锁定功能，带有可编程饱和器模块的线性乘法器14首先执行“P-值”的附加乘法，然后开始积分器输入。在常规锁定模式中，倍增系数是1(不执行乘法)。
带有可编程饱和器模块的线性乘法器14的倍增系数来自锁定速度限制器模块13。利用特定限制算法限制“锁定速度选择”值，下面将详细解释该特定限制算法。
当DPLL输出相位峰值的标准的要求不太严格时，带可编程饱和器14的线性乘法器可以和相位斜率限制器11一起使用以缩短常规锁定时间，此时DPLL仍然可以维持所需的相位斜率。倍增系数依赖于所需的峰值。
积分器模块15由累加器和衰减器即除法器组成。“P-值”在累加器中累加。执行对累加值的衰减是为了避免DPLL的振荡。衰减器的输出是P+I加法器的整数部分(“I-值”)。“I-值”代表当DPLL被锁定时的有效输入基准的频偏。
如果DPLL不位于保存模式，则“P-值”与P+I加法器16的“I值”相加导致DCO模块7的频偏，该频偏称之为“Δ频率”。I-值被周期地存储在保存存储器17中，并且当DPLL处于保存模式时，以前存储的“旧”值被用作频偏。
当“软件控制”有效时，DPLL允许外部软件控制“Δ频率”。通过增加减法器模块19实施该功能，该减法器19从所提供的“软件频率”中减去“I-值”，其中“软件频率”代表理想的DPLL输出时钟的频偏。这允许DPLL在受软件控制时，跟踪一个所选的滤波器响应和相位斜率。“软件频率”的更新间隔没有限制，并且可以与系统所需间隔一样小。
带有饱和器的非线性乘法器
滤波器模块6的带有饱和器子模块的非线性乘法器10的作用是提供DPLL的16不同滤波器响应，即范围从0.47Hz到15.5kHz的16个不同转角频率。
如图3所示，带有饱和器的非线性乘法器10由以下部件组成：桶形移位器21；三个比较器22、24和26；三个复用器23、25和27。
非线性功能由如果其值在+/-1界限之内则不倍增“相位”的事实所表示，一旦DPLL将其输出时钟对准有效输入基准时钟，就需要该非线性功能来稳定DPLL输出频率。非线性功能利用桶形移位器21、比较器22和乘法器23来实现。
然后饱和倍增的相位值，使其位于硬编码的+/-MAX值之内；该值被选择来防止DCO模块7的累加器的溢出。两个比较器24和26以及两个乘法器25和27用来实现饱和功能。
带有可编程饱和器的线性乘法器
快速锁定功能基于“P-值”的附加倍增，它加速积分器15到达其积分值。由于整个锁定时间的最大部分属于DPLL输出时钟对有效基准时钟的最后相位对准，因此使用线性乘法。在该最后对准期间，“P-值”常常是+1或者-1值。一个值比其它值更经常出现取决于必需沿哪个方向执行最终对准。如果使用非线性滤波器，则缺乏用于+1和-1的倍增系数将导致，跟踪与DPLL滤波器响应选择无关的最终对准的相似时间量。用于本发明的线性倍增假定也附加地倍增+1和-1的“P-值”，从而与非线性乘法器相比，造成定时时间的明显下降。
现在参见图4，滤波器模块6的带有可编程饱和器子模块的线性乘法器14包括：两个桶形移位器28和29，两个比较器30和32，反相器31和两个乘法器33和34。
对于“P-值”倍增，使用桶形移位器28。桶形移位器28的另一个输入是“有限锁定速度选择”输入，它确定DPLL的快速锁定速度。
当明显的抖动量出现于DPLL有效输入基准时钟时，为了稳定快速锁定模式的DPLL输出时钟，可以把倍增的“P-值”饱和到由“频率稳定性选择”定义的最大值。桶形移位器29用来产生用于“积分器入”的最大值，它是对滤波器模块6的积分器子模块15的输入。代表积分器15的衰减系数的常数K被用于桶形移位器29。
桶形移位器28中倍增的“P-值”与桶形积分器29内计算的最大值进行比照，如果在最大值的+/-之内，则传送到“积分器入”。如果倍增的“P-值”在最大值之外，则根据“P-值”的符号，将最大值或者2的补码反向值传送到“积分器入”。2的补码“P-值”的反向在反向器部件31中进行。
“有限锁定速度选择”是在滤波器模块6的锁定速度限制器子模块13内部依据“锁定速度选择”和“滤波器响应选择”值产生的，对其进行选择，以产生稳定的DPLL输出时钟，而不考虑可以提供什么样的“锁定速度选择”的值。根据图5所示曲线，“锁定速度选择”值取决于“滤波器响应选择”值而自动地受限制。
参见图5，当“滤波器响应选择”的小值和“锁定速度选择”的大值被选择时，DPLL似乎不稳定(即振荡)。在这种情况下，“I-值”变成支配“P-值”，以防止滤波器模块6的积分器子模块15稳定到由有效输入基准时钟频偏定义的目标值，从而避免DPLL将其输出时钟锁定到有效输入基准时钟。
当“滤波器响应选择”值被选择为大得足以避免振荡时，仍然存在对“锁定速度选择”值得限制。如果一个大的“锁定速度选择”值与大的“滤波器响应选择”值一起被选择，则DPLL输出时钟将增加额外的固有抖动，以作为积分器输入具有极大值的结果。积分器内容将稳定在它的由有效输入基准时钟频偏定义的目标值周围，但是非常小的相位变化将造成积分器内容上移和下移，造成输出时钟对有效输入基准时钟的错误的再对准，因而增加输出时钟的额外抖动和不精确的保存频率。
“最大锁定速度选择曲线”由三个部分组成：上升部分、直线部分和下降部分。上升部分涉及当数值限制上升到“I-值”成为支配性的点时的小“滤波器响应选择”值(即，达到6)。直线部分涉及较大“锁定速度选择”值将造成积分器输入大得足以使小相位变化可以在输出频偏内发生变化，从而增加输出时钟额外抖动的“滤波器响应选择”的值。下降部分涉及“滤波器响应选择”的最大值，其中增加“滤波器响应选择”需要使“锁定速度选择”的最大值降低，以便避免DPLL输出时钟的附加抖动增益，该附加抖动增益是由于“相位”值小变化的“倍增相位”和“积分器入”的饱和而造成的。
本发明的DPLL包括：能够提供超过十六个转角频率的完全快速锁定功能的环路滤波器，以及由定义最大输出时钟相位变化(即，相位斜率)、最大漂移累积(即，峰值)等的适当标准规定的常规锁定功能。
环路滤波器倍增相位误差的比例值(P-值)，该相位误差代表DPLL输出时钟与有效输入基准时钟相位差，然后再将其传送给积分器，以实现DPLL输出时钟对有效输入基准时钟的快速对准以及快速达到稳定的保存频率，即DPLL的快速锁定功能。相位误差的可编程乘法器控制DPLL的快速锁定速度。
相位误差的非线性倍增用来形成数字控制振荡器(DCO)的频偏，已倍增相位误差的线性倍增用作对积分器的输入，该相位误差的非线性倍增与该已倍增相位误差的线性倍增之组合实现了具有DPLL的稳定保存频率的快速锁定。
具有可选饱和值的饱和器根据存在于DPLL有效输入基准时钟上的抖动量，限制积分器输入，以便实现DPLL输出时钟稳定性。已倍增相位误差值的饱和避免了DCO累积器的溢出。
限制DPLL的锁定速度避免了DPLL输出时钟的振荡以及附加抖动增加。可以在可重复时间间隔，即每125微秒，将来自DPLL的频率变换器的时钟对准来自DCO的时钟。
当DPLL的优选输入基准时钟的频偏接近稳定性边界时，DPLL基准监视器内部的滞后功能避免了频率之中的跳动。
本发明允许软件跟随已选DPLL滤波器响应和相位斜率，控制DPLL输出时钟频率，并且没有频偏更新间隔限制。
本发明可以构成数字开关的嵌入式DPLL。DPLL可以被实施在硅片上或者被实施为FPGA。

Claims (29)

1.一种具有可选快速锁定能力的数字锁相环，包括：
数字控制振荡器，用于产生锁定到输入基准时钟上的输出时钟相位；
相位检测器，用于测量所述输入基准时钟与反馈时钟的相位差；和
环路滤波器，用于产生所述数字控制振荡器的控制信号，所述环路滤波器包括：
比例电路，用于产生与所述相位差成比例的第一信号；
积分器，用于从所述第一信号产生积分信号；
加权单元，用于在快速锁定模式下作为加权因子的额外加权选择性地加到对所述积分器一个输入的所述第一信号上，以使所述积分器更快地建立其内容，从而缩短锁相环的锁定时间；所述加权因子是以乘法器形式，该乘法器倍增所述第一信号；以及
加法器，用于将不带有所述额外加权的所述第一信号与所述积分器产生的所述积分信号相加，以产生用于所述数字控制振荡器的所述控制信号。
2.根据权利要求1所述的数字锁相环，其中所述加权单元还允许在所述锁定时间内以保存模式达到稳定的保存频率。
3.根据权利要求1所述的数字锁相环，其中所述加权单元是线性乘法器。
4.根据权利要求3所述的数字锁相环，其中所述线性乘法器包括一个倍增所述第一信号的桶形移位器。
5.根据权利要求4所述的数字锁相环，其中所述桶形移位器具有所述第一信号的第一输入和接收锁定速度选择信号的第二输入。
6.根据权利要求5所述的数字锁相环，其中所述线性乘法器包括使所述第一信号在所述积分器输入上饱和到最大值的饱和器。
7.根据权利要求6所述的数字锁相环，其中所述饱和器是可编程的，所述最大值由频率稳定性选择信号定义。
8.根据权利要求6所述的数字锁相环，其中所述饱和器包括一个第二桶形移位器，该第二桶形移位器产生所述最大值并在其输入接收所述频率选择信号。
9.根据权利要求3所述的数字锁相环，其中所述比例电路包括当所述相位差位于预定限度之内时，提供非线性功能的非线性乘法器。
10.根据权利要求9所述的数字锁相环，其中所述非线性乘法器包括第三桶形移位器、比较器和乘法器。
11.根据权利要求10所述的数字锁相环，其中所述非线性乘法器还包括一个第二饱和器，用于饱和已倍增的相位误差值，以避免数字控制振荡器的累加器的溢出。
12.根据权利要求11所述的数字锁相环，其中所述第二饱和器包括实现饱和功能的比较器和乘法器。
13.根据权利要求3所述的数字锁相环，还包括向所述线性乘法器提供控制输入的锁定速度限制器，所述锁定速度限制器具有锁定速度选择输入和滤波器选择输入。
14.根据权利要求3所述的数字锁相环，还包括基准监视器部件，该部件接收多个输入基准时钟并实施滞后功能，以便当优选输入基准时钟的频偏接近稳定性边界时，避免所述输入基准时钟中的跳动。
15.根据权利要求14所述的数字锁相环，还包括状态机部件，该部件从所述基准监视器部件接收稳定性信息，并控制输入基准时钟复用器选择适当输入基准时钟。
16.根据权利要求15所述的数字锁相环，其中所述状态机具有对每个输入基准时钟的相等优先权。
17.根据权利要求1所述的数字锁相环，其中所述比例电路包括：倍增所述相位差的乘法器；用于所述倍增相位差的斜率限制器；以及一分路，用于在所述快速锁定模式中给所述斜率限制器设旁路。
18.根据权利要求15所述的数字锁相环，其中所述状态机选择对应于所选基准时钟的适当频率信息，激活MTIE(最大时间间隔误差)部件的测量周期，并将数字锁相环自动地进入和退出保存模式。
19.一种控制数字锁相环的方法，所述数字锁相环具有快速锁定模式并且包括环路滤波器，该环路滤波器包括积分器和产生加权因子的加权单元，该方法的特征在于，在快速锁定模式下，环路滤波器首先将由加权单元产生的加权因子施加到代表输出时钟与有效输入基准时钟相位差的相位误差的比例值上，然后将在快速锁定模式下作为加权因子的额外加权选择性地施加到对所述积分器一个输入的所述第一信号上，以便在快速锁定模式下实现输出时钟对有效输入基准时钟的快速对准，以及在保存模式下快速到达稳定的保存频率。
20.根据权利要求19所述的方法，其中用一个可编程乘法器倍增所述比例值。
21.根据权利要求20所述的方法，其中所述可编程乘法器是线性的。
22.根据权利要求21所述的方法，其中相位误差的非线性倍增用来形成数字控制振荡器的频偏，已倍增相位误差的线性倍增用作对积分器的输入，组合所述非线性倍增与线性倍增，以实现与DPLL稳定保存频率的快速锁定。
23.根据权利要求19所述的方法，其中可选饱和值用来限制积分器输入，以便依据输入基准时钟上出现的抖动量实现输出时钟稳定性。
24.根据权利要求20所述的方法，其中选择性地饱和已倍增相位误差，以避免数字控制振荡器的累加器的溢出。
25.根据权利要求19所述的方法，其中限制数字锁相环的锁定速度，以避免输出时钟的振荡和附加抖动。
26.根据权利要求19所述的方法，其中实施滞后功能，以便当优选有效输入基准时钟的频偏接近稳定性边界时，避免基准输入中的跳动。
27.根据权利要求19所述的方法，其中根据选择的滤波器响应和相位斜率实施输出时钟频率的软件控制。
28.根据权利要求19所述的方法，其中状态机从一组基准输入中选择有效基准输入，该状态机给予数字锁相环的每个基准输入相等的优先权。
29.根据权利要求19所述的方法，还包括倍增所述相位差的值以产生所述比例值，并且在常规模式中，使所述相位差的所述倍增值经过斜率限制器，并且在快速模式中给所述斜率限制器设旁路。
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