CN100369231C - 半导体组件的制造方法 - Google Patents

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Abstract

一种半导体组件的制造方法，包括：在半导体衬底(110)上形成第一电绝缘层(120)和第二电绝缘层(130)。该方法还包括：穿过第一和第二电绝缘层并进到半导体衬底中蚀刻第一沟槽(140)和第二沟槽(150)，并穿过第二沟槽的底表面并进到半导体衬底中蚀刻第三沟槽(610)。该第三沟槽具有第一部分(920)和在第一部分内部的第二部分(930)。该方法进而包括形成填充第一沟槽和第三沟槽的第一部分、而不填充第三沟槽的第二部分的第三电绝缘层(910)，还包括在第三沟槽的第二部分中形成插塞层(1010)。

Description

半导体组件的制造方法
技术领域
本发明一般涉及半导体组件，尤其涉及半导体组件的制造方法。
背景技术
许多年来，对电子组件的市场期盼就是不断小型化。在为了满足这种期盼的尝试中，电子组件的设计者和制造商寻找在芯片上减小晶体管和其它电子器件空间的办法。但是，随着电子器件开始变得彼此越来越接近，在这些器件之间的电子干扰问题变得非常突出。使用深沟槽隔离结构来电隔离在芯片上邻近间隔的电子器件，而且在如动态随机存取器(DRAM)和结合射频(RF)的双极互补金属氧化物半导体(BiCMOS)工艺流程这样的应用中深沟槽处理已经是常见的。然而当需要深沟槽用作高压(大约50伏或更高)隔离结构时，深沟槽制造的现有工艺不是很适合整合到深亚微米浅沟槽工艺中。这些工艺都趋向于使半导体晶片受到过量的热预算的作用，且趋向于干扰浅沟槽隔离(STI)结构的形成或使浅沟槽隔离(STI)结构的形成变复杂。因此，需要一种在深亚微米几何结构中浅沟槽内部制造高压深沟槽的方法，该制造方法减小了使半导体晶片受到的热预算，并由附加最少的新工艺步骤顺利地把深沟槽结构的形成整合到现有的工艺模式中。该制造方法还应该与功率集成电路(IC)技术相兼容，以使利用深沟槽作为隔离的制造的半导体组件能够维持高压而不被击穿。
发明内容
根据本发明的一个方面，提供了一种半导体组件的制造方法，该方法包括：
提供具有上表面的半导体衬底；
在所述上表面上形成第一电绝缘层；
在第一电绝缘层上形成第二电绝缘层；
穿过第二电绝缘层和第一电绝缘层并进到半导体衬底中蚀刻第一沟槽和第二沟槽，其中第二沟槽包括底表面；
穿过第二沟槽的所述底表面并进到半导体衬底中蚀刻第三沟槽，其中第三沟槽具有第一部分和在第一部分内部的第二部分；
在第二电绝缘层上、第三沟槽的第一部分中和第一沟槽中形成第三电绝缘层，而不填充第三沟槽的第二部分；和
在第三沟槽的第二部分中形成插塞层，其中形成所述插塞层还包括蚀刻所述插塞层以在第二沟槽的所述底表面之下形成所述插塞层的顶表面。
根据本发明的另一个方面，还提供了一种半导体组件的制造方法，该方法包括：
在支撑衬底上提供外延半导体层，该外延半导体层具有上表面；
在所述上表面上形成第一电绝缘氧化硅层；
在第一电绝缘氧化硅层上形成第一电绝缘氮化硅层；
穿过第一电绝缘氮化硅层、穿过第一电绝缘氧化硅层、穿过所述外延半导体层和并进到所述支撑衬底中蚀刻第一沟槽和第二沟槽，其中第二沟槽包括底表面并且比第一沟槽宽；
在第一电绝缘氮化硅层上以及在第一和第二沟槽中形成第二电绝缘氧化硅层、第二电绝缘氮化硅层和第三电绝缘氧化硅层；
蚀刻第三电绝缘氧化硅层、第二电绝缘氮化硅层和第二电绝缘氧化硅层以在第二沟槽的所述底表面中限定第三沟槽的位置；
穿过第二沟槽的所述底表面、穿过所述外延半导体层并进到所述支撑衬底中蚀刻第三沟槽，其中第三沟槽具有第一部分和在第一部分内部的第二部分；
在蚀刻第三沟槽之后，去除第三电绝缘氧化硅层和第二电绝缘氮化硅层；
在去除第二和第三电绝缘氧化硅层和第二电绝缘氮化硅层之后，形成填充第三沟槽第一部分并填充第一沟槽、而不填充第三沟槽的第二部分的第四电绝缘氧化硅层；
在第三沟槽的第二部分中形成多晶硅插塞层以使该多晶硅插塞层填充第三沟槽的第二部分；和
在所述外延半导体层中形成半导体器件，其中：
由第二和第三沟槽把两个半导体器件彼此分隔开。
附图说明
阅读以下参照附图的详细介绍将会更好地理解发明，附图中：
图1是按照本发明的实施例在制造工艺中的特定点部分半导体组件的剖面图；
图2是按照本发明的实施例在制造工艺中的另一点图1的半导体组件的剖面图；
图3是按照本发明的实施例在制造工艺中的另一点图2的半导体组件的剖面图；
图4是按照本发明的实施例在制造工艺中的另一点图3的半导体组件的剖面图；
图5是按照本发明的实施例在制造工艺中的另一点图4的半导体组件的剖面图；
图6是按照本发明的实施例在制造工艺中的另一点图5的半导体组件的剖面图；
图7是按照本发明的实施例在制造工艺中的另一点图6的半导体组件的剖面图；
图8是按照本发明的实施例在制造工艺中的另一点图7的半导体组件的剖面图；
图9是按照本发明的实施例在制造工艺中的另一点图8的半导体组件的剖面图；
图10是按照本发明的实施例在制造工艺中的另一点图9的半导体组件的剖面图；
图11是按照本发明的实施例在制造工艺中的另一点图10的半导体组件的剖面图；
图12是按照本发明的实施例在制造工艺中的另一点图11的半导体组件的剖面图；
图13是按照本发明的实施例在制造工艺中的另一点图12的半导体组件的剖面图；
图14是说明按照本发明的实施例的半导体组件制造方法的流程图；和
图15是说明按照本发明的实施例的半导体组件制造方法的流程图。
为了使说明简明清楚，附图说明了结构的一般形式，并省略了公知特征和技术的介绍和详述以避免不必要地使发明难以理解。此外，附图中的元件无需按比例示出。例如，附图中某些元件的尺寸可以相对于另一些元件被放大以有助于提高对本发明实施例的理解。在不同的附图中相同的参考标号代表相同的元件。
如果有的话，在介绍和权利要求中术语“第一”、“第二”、“第三”、“第四”等用于区分相似的元件并不必介绍特定的顺序或时序次序。应理解所用的术语在适当条件下是可交换的，以使例如这里介绍的发明实施例能够以不同于这里说明或另外介绍的顺序来操作。而且，术语“包含”、“包括”、“具有”及其任意变型意为非排它的包括，以使包括一系列元件的工艺、方法、制品或设备不必限于那些元件，而可以包括没有明确列出或这些工艺、方法、制品或设备固有的其它元件。
如果有的话，在介绍和权利要求中术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等是用于介绍的目的而未必是介绍固定不变的相对位置。应理解在适当条件下所用的术语是可交换的，以使例如这里介绍的发明实施例能够以不同于这里说明或另外介绍的其它定位来操作。这里所用的术语“连接(coupled)”被限定为以电或非电方式直接或间接地连接。
具体实施方式
在这里公开的本发明的实施例中，半导体组件的制造方法包括：提供具有上表面的半导体衬底；在上表面上形成第一电绝缘层；并在第一电绝缘层上形成第二电绝缘层。该方法还包括：穿过第一和第二电绝缘层并进到半导体衬底中蚀刻第一沟槽和第二沟槽；和穿过第二沟槽的底表面并进到半导体衬底中蚀刻第三沟槽。该第三沟槽具有第一部分和在第一部分内的第二部分。该方法还包括：形成填充第一沟槽和第三沟槽的第一部分、而不填充第三沟槽的第二部分的第三电绝缘层，而且还包括在第三沟槽的第二部分中形成插塞层。
现在参照图1，其为按照本发明的实施例在制造工艺中的特定点部分半导体组件的剖面图，半导体组件100包括：半导体衬底110、在半导体衬底110上的电绝缘层120和在电绝缘层120上的电绝缘层130。半导体衬底110包括：支撑衬底111和在支撑衬底111上的外延半导体层112。半导体衬底110具有上表面113。半导体组件100还包括沟槽140和沟槽150。沟槽140和150穿过电绝缘层120和130延伸并进到半导体衬底110中。沟槽150具有底表面151。在一个实施例中，蚀刻沟槽140和150以具有彼此大体上相近的深度，而且沟槽150宽于沟槽140。在相同或另外的实施例中，与沟槽150同时蚀刻沟槽140。
在一个实施例中，半导体衬底110包括硅。在不同的实施例中，半导体衬底110包括不同的半导体材料。电绝缘层120和130包括电绝缘材料。例如，在一个实施例中，电绝缘层120包括氧化物材料。例如，电绝缘层120大体上由二氧化硅、原硅酸四乙酯(TEOS)或磷硅酸盐玻璃构成。在另一个实施例中，电绝缘层120包括高介电常数材料，例如氧化铪。作为另一个实例，在一个实施例中电绝缘层130包括氮化物材料，例如氮化硅或氧氮化硅。电绝缘层120和130由对不同蚀刻剂具有不同蚀刻选择性的不同材料构成。可以用化学气相淀积工艺来淀积电绝缘层120和130或通过其它方法来形成电绝缘层120和130。电绝缘层120和130共同包括有源区存储栈。电绝缘层120以以本领域公知的方式对电绝缘层130提供应力释放。
在一个实施例中，电绝缘层120具有大约10-20纳米的厚度，而电绝缘层130具有大约130-150纳米的厚度，且沟槽140和150具有大约340-360纳米的深度。以标准构图工艺形成沟槽140和150，其中在半导体衬底110的上表面113上形成光刻蚀刻掩模以限定沟槽140和150的位置。
现在参照图2，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，半导体组件100还包括在电绝缘层130上和在沟槽140和150中的电绝缘层210。半导体组件100还包括在电绝缘层210上的电绝缘层220。电绝缘层210和220可以分别与电绝缘层120和130相似。作为实例，电绝缘层210可以是氧化硅层，电绝缘层220可以是氮化硅层。在一个实施例中，电绝缘层210在随后介绍的蚀刻工艺期间用作氧化蚀刻停止层。电绝缘层220在不同的随后介绍的蚀刻工艺期间保护半导体组件100的有源区。电绝缘层210和220结合到一起包括复合层230。在特定实施例中，电绝缘层210是大约15纳米厚的TEOS层，电绝缘层220是大约17纳米厚的氮化硅层。
现在参照图3，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，半导体组件100还包括在电绝缘层220上的电绝缘层310。电绝缘层310可以与电绝缘层120和130相似。在一个实施例中，电绝缘层310可以是氧化硅层。电绝缘层310在随后的蚀刻步骤期间用作蚀刻掩模。在特定实施例中，电绝缘层310可以包括具有大约650纳米厚度的氧化层。
现在参照图4，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，在电绝缘层310上形成光刻蚀刻掩模410以限定在半导体组件100中随后形成的沟槽位置。更具体地说，在电绝缘层310上那些在随后处理步骤期间保留在原位的部分上形成光刻蚀刻掩模410。光刻蚀刻掩模410包括在电绝缘层310的那些将设置随后形成的沟槽的部分上的间隙420。
现在参照图5，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，在电绝缘层310中设置开口510。由本领域公知的蚀刻工艺产生开口510，且开口510穿过电绝缘层210和220以及电绝缘层310延伸并延伸到部分半导体衬底110中。作为实例，可以使用包括反应离子蚀刻(RIE)的干法蚀刻技术和/或包括氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)和氢氟酸(HF)或缓冲HF的湿法蚀刻技术来蚀刻开口510。在形成开口510之后，使用本领域公知合适的工艺剥离掉光刻蚀刻掩模410(图4)，并仍使用本领域公知合适的工艺清洗半导体组件100。
现在参照图6，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，半导体组件100还包括在半导体衬底110中的沟槽610。使用本领域公知的蚀刻技术，穿过沟槽150的底表面151、穿过外延半导体层112并进到支撑衬底111中蚀刻沟槽610。沟槽610可以形成有倾斜的侧壁以便于对半导体组件100随后的处理步骤。在特定实施例中，沟槽150的底表面151和沟槽610的侧壁之间的夹角620大约等于92度，而不是在真正垂直沟槽情况下的90度。
现在参照图7，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，可以看出已经从半导体组件100去除了电绝缘层310(图6)。在一个实施例中，使用缓冲氧化蚀刻(BOE)工艺去除全部或基本上全部的电绝缘层310。在特定实施例中，BOE工艺可以持续大约360秒的时间。去除电绝缘层310的结果是可以部分去除电绝缘层210和220。作为实例，通过去除电绝缘层310的蚀刻工艺蚀刻掉部分邻近沟槽610设置的电绝缘层210和220，在半导体组件100中留有边缘710。但是应该注意到，电绝缘层210和220保护电绝缘层120和130以使去除电绝缘层310(图6)的蚀刻工艺不会影响电绝缘层120和130。
在去除电绝缘层310(图6)之后，在一个实施例中使用本领域公知的合适工艺去除复合层230。作为实例，可以使用HF/热磷酸蚀刻工艺去除复合层230。在另一个实施例中，不去除复合层230，而在其余工艺中将其保留在沟槽140和150中。
现在参照图8，其为按照发明的实施例在制造工艺中的另一点半导体组件100的剖面图，半导体组件100还包括位于电绝缘层130上、沟槽140中、沟槽150中和沟槽610中的电绝缘层810。因为作为部分单独处理步骤在沟槽140、150和610中形成电绝缘层810，所以与如果以单独步骤来对沟槽140、150和610设置它们自己的电绝缘层所需的热预算和步骤数量相比，减小了热预算和形成半导体组件100所需的步骤数量。在一个实施例中，电绝缘层810包括在氧化炉中热生长的氧化物衬里。在特定实施例中，电绝缘层810具有大约50纳米的厚度，且可以在大约1100摄氏度下生长，与经常在非易失性存储器(NVM)工艺中所做的一样。在相同或另外的实施例中，电绝缘层810同时嵌入沟槽140、150和610。
现在参照图9，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，半导体组件100还包括位于电绝缘层810上的电绝缘层910。本领域普通技术人员可以理解，淀积层910之后，层810和910融合且变得不易区别。因此，在图9或随后的附图中没有单独说明层810。电绝缘层910完全填充沟槽140和150，并填充沟槽610的一部分920。电绝缘层910没有填充位于部分920内部的沟槽610的一部分930。在一个实施例中，电绝缘层910包括TEOS层。在特定实施例中，电绝缘层910可以具有大约600纳米的厚度。淀积电绝缘层910之后是在标准1000摄氏度的密化工艺。在一个实施例中，电绝缘层910在沟槽610中提供能够承受50伏以上的场氧化物，由此使半导体组件100与高压IC技术相容。
现在参照图10，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，半导体组件100还包括位于沟槽610一部分930中的插塞层1010。在一个实施例中，插塞层1010包括掺杂或未掺杂的多晶硅。在特定实施例中，电绝缘层910具有大约450纳米的厚度。
现在参照图11，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，插塞层1010凹陷进沟槽150内，可以凹陷在层130之下，并从半导体组件100的所有其它区域去除插塞层1010。在一个实施例中，通过在去耦等离子体源(DPS)室中执行的蚀刻工艺实现插塞层1010的凹陷和去除。在相同或另外的实施例中，可以不使用蚀刻掩模蚀刻插塞层1010。在图11中所说明的实施例中，蚀刻插塞层1010以使顶表面1111在沟槽150的底表面151上突出。在相同或另外的实施例中，蚀刻插塞层1010以在沟槽150的底表面151之下形成插塞层1010的顶表面1111。在相同或另外的实施例中，插塞层1010可以电偏置。
现在参照图12，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，在电绝缘层910上形成电绝缘层1210。电绝缘层1210包括氧化物材料。在特定实施例中，电绝缘层1210是TEOS层并具有大约250纳米的厚度。在相同或另外的实施例中，电绝缘层1210通过把插塞层1010密封在沟槽610中来把插塞层1010固定在原位，并使插塞层1010与外界电连接隔离。将理解到如果只用电绝缘层910填充沟槽610，那么在半导体组件100上的最终压力将引起翘曲和其它与压力有关的问题。为了减轻这些与压力有关的问题，使用插塞层1010作为压力释放层。
现在参照图13，其为按照本发明的实施例在制造工艺中的另一点半导体组件100的剖面图，示出了在横过半导体组件100去除电绝缘层1210(图12)并整平电绝缘层910以使电绝缘层910的顶表面1310和插塞层1010的顶表面1111与电绝缘层130基本水平或在一个平面之后的半导体组件100。作为实例，可以使用本领域公知的化学机械抛光(CMP)工艺去除电绝缘层1210(图12)并整平电绝缘层910。作为另一个实例，不淀积电绝缘层1210，并在淀积和蚀刻插塞1010之后整平电绝缘层910。在一个实施例中，在沟槽610的一部分930中形成插塞层1010之前整平电绝缘层910。
在相同或另外的实施例中，半导体组件100还可以包括在半导体衬底110的外延半导体层112中的半导体器件1320。图13中没有示出半导体器件1320的详细情况，但本领域普通技术人员应理解半导体器件1320可以是双极或场效应晶体管。作为实例，通过沟槽150和610分隔开两个半导体器件1320。本领域公知，在这里介绍的制造中的各个不同点可以形成半导体器件1320，但是优选在形成并填充沟槽140、150和160之后形成半导体器件1320。
现在参照图14，其为说明按照本发明的实施例的半导体组件制造方法的流程图，介绍了方法1400。方法1400的步骤1401是提供具有上表面的半导体衬底。作为实例，半导体衬底可以与图1中的半导体衬底110相似，上表面与图1中的上表面113相似。在一个实施例中，步骤1401还包括在支撑衬底上提供由外延半导体层构成的半导体衬底。作为实例，外延半导体层与图1中的外延半导体层112相似，支撑衬底还与图1中的支撑衬底111相似。方法1400的步骤1402是在上表面上形成第一电绝缘层。作为实例，第一电绝缘层与图1中的电绝缘层120相似。方法1400的步骤1403是在第一电绝缘层上形成第二电绝缘层。作为实例，第二电绝缘层与图1中的电绝缘层130相似。
仍然参照图14，方法1400的步骤1404是穿过第一和第二电绝缘层并进到半导体衬底中蚀刻第一沟槽和第二沟槽，第二沟槽具有底表面。作为实例，第一沟槽与图1中的沟槽140相似，第二沟槽还与图1中的沟槽150相似。方法1400的步骤1405是在第二电绝缘层上和第一和第二沟槽中形成第三电绝缘层、第四电绝缘层和第五电绝缘层。作为实例，第三和第四电绝缘层分别与图2中的电绝缘层210和220相似，第五电绝缘层与图3中的电绝缘层310相似。方法1400的步骤1406是蚀刻第五、第四和第三电绝缘层以在第二沟槽的底表面中限定半导体组件随后形成的装置的位置。在步骤1406之后是框A，代表从方法1400到在图15中介绍的延续部分的转移步骤。
现在参照15，其为说明按照本发明的实施例的半导体组件制造方法的流程图，介绍了方法1500。方法1500是图14中介绍的方法1400的延续部分，并起始于图15中的框A。图15中的框A代表的转移步骤与图14中的框A代表的转移步骤相同。方法1500的步骤1501是穿过第二沟槽的底表面并进到半导体衬底中蚀刻具有第一部分和在第一部分内部的第二部分的第三沟槽。作为实例，第三沟槽与图6中的沟槽610相似，第一和第二部分分别与图9中的部分920和930相似。方法1500的步骤1502是从半导体组件去除第五、第四和第三电绝缘层。方法1500的步骤1503是在第二电绝缘层上、第三沟槽的第一部分中和第一和第二沟槽中形成第六电绝缘层，而不填充第三沟槽的第二部分。作为实例，第六电绝缘层与图9中的电绝缘层910相似。方法1500的步骤1504是在第三沟槽的第二部分中形成插塞层。作为实例，插塞层与图10和11中的插塞层1010相似。方法1500的步骤1505是在半导体衬底中形成半导体器件以通过第二和第三沟槽使两个半导体器件彼此分隔开。作为实例，半导体器件与图13中的半导体器件1320相似。
虽然参照特定实施例介绍了发明，与本发明有关领域的普通技术人员应理解，在不脱离发明的精神和范围的前提下可以做出各种变型。因此，本发明实施例的公开意为发明范围的说明而不作为限制。本发明的范围应仅限于所附权利要求要求的范围。对于本领域普通技术人员来说，这里讨论的发明可以以许多实施例实现，并且这些实施例的某种前述讨论无须代表所有可能实施例的完整介绍，这一点是显而易见的。
此外，参照特定实施例介绍了优点、其它好处以及对问题的解决方案。但是优点、好处、对问题的解决方案和可以引起任何优点、好处或问题解决方案，或者使之变得突出的任何要素都不应理解为任何或所有权利要求的严格、所需或必要特征或要素。而且，在专有原则下这里公开的实施例和限制不专用于公众，即使这些实施例和/或限制：(1)在权利要求中没有明确要求，和(2)在等同原则下是或可能是权利要求中明确的要素和/或限制的等同。

Claims (10)

1.一种半导体组件的制造方法，该方法包括：
提供具有上表面的半导体衬底；
在所述上表面上形成第一电绝缘层；
在第一电绝缘层上形成第二电绝缘层；
穿过第二电绝缘层和第一电绝缘层并进到半导体衬底中蚀刻第一沟槽和第二沟槽，其中第二沟槽包括底表面；
穿过第二沟槽的所述底表面并进到半导体衬底中蚀刻第三沟槽，其中第三沟槽具有第一部分和在第一部分内部的第二部分；
在第二电绝缘层上、第三沟槽的第一部分中和第一沟槽中形成第三电绝缘层，而不填充第三沟槽的第二部分；和
在第三沟槽的第二部分中形成插塞层，其中形成所述插塞层还包括蚀刻所述插塞层以在第二沟槽的所述底表面之下形成所述插塞层的顶表面。
2.如权利要求1所述的方法，还包括：
在第二电绝缘层上并且在第一和第二沟槽中提供第四电绝缘层、第五电绝缘层和第六电绝缘层；和
蚀刻第四、第五和第六电绝缘层以在第二沟槽的所述底表面中限定第三沟槽的位置。
3.如权利要求1所述的方法，其中：
形成所述插塞层还包括：
提供由多晶硅构成的插塞层。
4.如权利要求1所述的方法，其中：
形成插塞层还包括：
不使用蚀刻掩模来蚀刻所述插塞层。
5.如权利要求1所述的方法，还包括：
使所述插塞层凹陷到第二沟槽的所述底表面之下；
淀积第四电绝缘层以填充第二沟槽；和
整平第三和第四电绝缘层。
6.如权利要求1所述的方法，还包括：
在第三沟槽的第二部分中形成所述插塞层之前，整平第三电绝缘层。
7.如权利要求1所述的方法，其中：
形成所述插塞层包括：
形成所述插塞层以使该插塞层的一部分在第二沟槽的所述底表面上突出。
8.如权利要求1所述的方法，其中：
提供所述半导体衬底还包括：
在支撑衬底上提供由外延半导体层构成的半导体衬底；和
蚀刻第三沟槽还包括：
穿过第二沟槽的所述底表面、穿过所述外延半导体层并进到所述支撑衬底中蚀刻第三沟槽。
9.如权利要求1所述的方法，包括：
在所述半导体衬底中形成半导体器件，其中：
由第三沟槽使两个半导体器件彼此分隔开。
10.一种半导体组件的制造方法，该方法包括：
在支撑衬底上提供外延半导体层，该外延半导体层具有上表面；
在所述上表面上形成第一电绝缘氧化硅层；
在第一电绝缘氧化硅层上形成第一电绝缘氮化硅层；
穿过第一电绝缘氮化硅层、穿过第一电绝缘氧化硅层、穿过所述外延半导体层和并进到所述支撑衬底中蚀刻第一沟槽和第二沟槽，其中第二沟槽包括底表面并且比第一沟槽宽；
在第一电绝缘氮化硅层上以及在第一和第二沟槽中形成第二电绝缘氧化硅层、第二电绝缘氮化硅层和第三电绝缘氧化硅层；
蚀刻第三电绝缘氧化硅层、第二电绝缘氮化硅层和第二电绝缘氧化硅层以在第二沟槽的所述底表面中限定第三沟槽的位置；
穿过第二沟槽的所述底表面、穿过所述外延半导体层并进到所述支撑衬底中蚀刻第三沟槽，其中第三沟槽具有第一部分和在第一部分内部的第二部分；
在蚀刻第三沟槽之后，去除第三电绝缘氧化硅层和第二电绝缘氮化硅层；
在去除第二和第三电绝缘氧化硅层和第二电绝缘氮化硅层之后，形成填充第三沟槽第一部分并填充第一沟槽、而不填充第三沟槽的第二部分的第四电绝缘氧化硅层；
在第三沟槽的第二部分中形成多晶硅插塞层以使该多晶硅插塞层填充第三沟槽的第二部分；和
在所述外延半导体层中形成半导体器件，其中：
由第二和第三沟槽把两个半导体器件彼此分隔开。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4988759B2 (ja) * 2005-12-22 2012-08-01 エヌエックスピー ビー ヴィ 半導体デバイスの製造法
US7344954B2 (en) * 2006-01-03 2008-03-18 United Microelectonics Corp. Method of manufacturing a capacitor deep trench and of etching a deep trench opening
US7435661B2 (en) * 2006-01-27 2008-10-14 Atmel Corporation Polish stop and sealing layer for manufacture of semiconductor devices with deep trench isolation
US7723204B2 (en) * 2006-03-27 2010-05-25 Freescale Semiconductor, Inc. Semiconductor device with a multi-plate isolation structure
US7820519B2 (en) * 2006-11-03 2010-10-26 Freescale Semiconductor, Inc. Process of forming an electronic device including a conductive structure extending through a buried insulating layer
US8188543B2 (en) * 2006-11-03 2012-05-29 Freescale Semiconductor, Inc. Electronic device including a conductive structure extending through a buried insulating layer
US7968418B1 (en) 2007-04-10 2011-06-28 National Semiconductor Corporation Apparatus and method for isolating integrated circuit components using deep trench isolation and shallow trench isolation
WO2009055070A2 (en) * 2007-10-26 2009-04-30 Corporation For Laser Optics Research Laser illuminated backlight for flat panel displays
US20100181639A1 (en) * 2009-01-19 2010-07-22 Vanguard International Semiconductor Corporation Semiconductor devices and fabrication methods thereof
US8344472B2 (en) 2010-03-30 2013-01-01 Freescale Semiconductor, Inc. Semiconductor device and method
US8338872B2 (en) 2010-03-30 2012-12-25 Freescale Semiconductor, Inc. Electronic device with capcitively coupled floating buried layer
US8445316B2 (en) * 2011-06-17 2013-05-21 International Business Machines Corporation Non-lithographic method of patterning contacts for a photovoltaic device
CN103035506B (zh) * 2012-08-09 2015-10-14 上海华虹宏力半导体制造有限公司 Rfldmos隔离介质层深沟槽的刻蚀方法
KR102248307B1 (ko) * 2014-09-01 2021-05-04 에스케이하이닉스 시스템아이씨 주식회사 전력용 집적소자 및 이를 포함하는 전자장치와 전자시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US6110797A (en) * 1999-12-06 2000-08-29 National Semiconductor Corporation Process for fabricating trench isolation structure for integrated circuits
CN1347147A (zh) * 2000-10-09 2002-05-01 世界先进积体电路股份有限公司 浅沟槽隔离的制造方法
US20020081809A1 (en) * 2000-12-22 2002-06-27 Angelo Pinto Method and system for integrating shallow trench and deep trench isolation structures in a semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US81809A (en) * 1868-09-01 Mabtin metcalf
US5436179A (en) 1994-01-05 1995-07-25 Texas Instruments Incorporated Semiconductor process for manufacturing semiconductor devices with increased operating voltages
DE69516769T2 (de) 1994-03-15 2000-12-28 Nat Semiconductor Corp Planarisierter isolationsgraben und feldoxid-isolationsstruktur
US5436447A (en) * 1994-07-28 1995-07-25 Waters Investments Limited Method and apparatus for determining relative ion abundances in mass spectrometry utilizing wavelet transforms
JPH1056059A (ja) 1996-08-09 1998-02-24 Nec Corp 半導体装置およびその製造方法
US6034413A (en) 1997-02-27 2000-03-07 Texas Instruments Incorporated High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity
US6365447B1 (en) 1998-01-12 2002-04-02 National Semiconductor Corporation High-voltage complementary bipolar and BiCMOS technology using double expitaxial growth
US6214696B1 (en) 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US6110797A (en) * 1999-12-06 2000-08-29 National Semiconductor Corporation Process for fabricating trench isolation structure for integrated circuits
CN1347147A (zh) * 2000-10-09 2002-05-01 世界先进积体电路股份有限公司 浅沟槽隔离的制造方法
US20020081809A1 (en) * 2000-12-22 2002-06-27 Angelo Pinto Method and system for integrating shallow trench and deep trench isolation structures in a semiconductor device

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