CN100364052C - 晶格调谐半导体衬底的形成 - Google Patents

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Abstract

一种形成晶体调谐半导体衬底的方法包括如下步骤：通过提供在Si表面上平行间隔的氧化物墙(2)来确定该Si表面的平行条，在该条上选择性生长第一SiGe层，使得第一位错(3)优先在墙(2)之间的第一SiGe层中延伸，以释放在第一SiGe层中横切于墙(2)的方向上的应变，在第一SiGe层的顶部上生长第二SiGe层以生长超过墙(2)，使得在墙(2)之上的第二SiGe层中优先形成第二位错，以释放在第二SiGe层中横切于第一位错(3)的方向上的应变。这样产生的位错用于在相互横切的方向上释放材料中的应力，同时由于在空间上被分隔而使这两组位错不能发生相互作用。这样，将大地降低了穿透位错的密度和表面粗糙度，因而通过减少导致有源器件中电子散射和使电子移动速度下降的原子晶格破坏增强了虚拟衬底的性能。

Description

晶格调谐半导体衬底的形成
技术领域
本发明涉及晶格调谐半导体衬底的制造，特别地，但并不局限于此，涉及无应力硅/锗(SiGe)“虚拟衬底”的制造，该虚拟衬底适于应变硅或SiGe激活层和无应变III-V半导体激活层的生长，在这些激活层中可制造例如金属氧化物半导体场效应晶体管(MOSFET)的有源半导体器件。
背景技术
目前已知可在Si晶片上外延地生长应变硅层，在它们之间插入无应力SiGe缓冲层，并且已知在应变硅层中制造例如MOSFET的半导体器件，以增强半导体器件的性能。提供缓冲层是为了相对于下层Si衬底的晶格间距来说增加晶格间距，通常将该缓冲层称作虚拟衬底。
目前已知可在硅衬底上外延地生长硅和锗的合金(SiGe)以形成缓冲层。因为SiGe的晶格间距大于Si通常的晶格间距，所以如果允许缓冲层进行应力释放，就可通过提供这样一个缓冲层来获得所需的晶格间距增加。
缓冲层的应力释放不可避免地会在缓冲层中产生位错以释放应变。这些位错通常从下表面上形成半环，该半环扩展以形成在应变界面上的一个长位错。然而，产生延伸穿过缓冲层纵深的穿透位错会损害衬底的质量，因为这样的位错会产生不平坦的表面，并引起有源半导体器件内的电子散射。此外，因为在SiGe层中需要许多位错来释放应变，这样的位错不可避免地相互作用，从而引起穿透位错的销栓。另外，为了进一步的应力释放需要更多的位错，这将使得穿透位错的密度更高。
例如在US 5442205、US 5221413、WO 98/00857和JP 6-252046中所公开的，产生这种缓冲层的公知技术包含了对层中的Ge组分进行线性缓变，使得应变界面遍布于缓变区域。这意味着，所形成的位错也遍布于缓变区域，因此位错产生相互作用的可能减少了。但是，这种技术遇到这样一个实际情况，就是位错的主要源是倍增的机制，这样许多位错产生自同一个源，这使得位错通常在同一个原子滑动面上成群地丛生。从这些位错群产生的应变场使虚拟衬底的表面具有较大的起伏，这既损害了虚拟衬底的质量，又招致了穿透位错。
US 2002/0017642A1中描述了一种技术，其中缓冲层是从多个薄片层形成的，多个薄片层包括缓变的SiGe层的交替层和在缓变的SiGe层的顶部的均匀SiGe层，该交替层中Ge组分的比率是从形成于其上的材料的Ge组分的比率逐渐增加到一个增加后的水平，该均匀的SiGe层中整层的Ge组分的比率均为增加后的水平。这种交替缓变层和均匀的SiGe层的构造使得Ge组分比率贯穿缓冲层逐渐变化，使位错更易于在界面的横向扩展，并因此降低了穿透位错出现的可能性，从而有助于降低表面粗糙度。然而，为了提供满意的性能，该技术需要提供相对较厚并且精细缓变的交替层，并且即使这样，仍可能由于穿透位错的产生而导致性能下降。
US 5238869中描述了一种技术，其中在Si衬底上形成SiO2的零缺陷栅极，并在该栅极顶部上生长一个GaAs层，使其同时在该栅极的开口内和越过该栅极的隔离壁延伸。当位错在该层中扩散时，该栅极为位错提供一个“沟槽”，这样大部分位错将终止于该栅极而不扩散到用于制造半导体器件的表面区域。然而，该技术产生一个非平坦表面，这完全不适合用于在宽阔的衬底表面的区域上结合半导体器件。
发明内容
本发明的一个目的是提供一种形成晶格调谐半导体衬底的方法，相对于已有技术，该方法能通过降低穿透位错的密度而提高性能。
根据本发明，提供了一种形成晶格调谐半导体衬底的方法，包括：
(a)通过沿着平行条的相对边提供的间隔平行绝缘机构定义Si表面的平行条；
(b)在条上，而不在条之间的绝限机构上，选择性地生长第一SiGe层，使得第一位错优先地延伸穿过绝缘机构之间的第一SiGe层，以释放第一SiGe层中相对于绝缘机构的横向的应变；和
(c)在第一SiGe层的顶部生长第二SiGe层，以超过绝缘机构，使得第二位错优先在绝缘机构之上的第二SiGe层中形成，以释放第二SiGe层中相对于第一位错的横向的应变。
这种技术能够生产具有极低水平穿透位错的高质量SiGe虚拟衬底，即，从每平米厘米低于106位错到实际上没有穿透位错。这是因为用于释放SiGe材料应力的位错在两个相互横切的方向上产生，同时在空间上分隔，使得这两组位错不能相互作用，以至于不能产生穿过SiGe材料纵深方向延伸的穿透位错。
因此，对于给定的Ge组分可以生产更薄的虚拟衬底，并极大地降低了穿透位错密度和表面起伏。这使得虚拟衬底品质优良，并使能量更易于消散。此外，由于在绝缘机构上面的生长仅仅发生在中间条上的选择性生长之后，这导致了虚拟衬底表面粗糙度的降低。虚拟衬底表面粗糙度的降低使进一步的工艺更为简单，因为可以减少或者省却表面抛光的加工，并且由于表面的不平坦引起的清晰度的损失也降低到最小。所生产的虚拟衬底的质量可使其适于特定应用，例如用于微电子或完全互补金属氧化物半导体(CMOS)集成系统。
附图说明
为了更好地理解本发明，现提供附图作为参考，在这些附图中：
图1是显示横向位错阻止应变Si衬底纵向应力释放的效果的示意图；和
图2显示了根据本发明形成晶格调谐半导体衬底的方法的连续步骤。
具体实施方式
下面着重描述在具有插入的SiGe缓冲层的下层Si衬底上虚拟晶格调谐Si衬底的形成。然而，应当理解本发明也可应用于其他类型的晶格调谐半导体衬底的制备，包括允许III-V合并硅的终止于完全无应力的纯Ge的衬底的制备。根据本发明，还可以在外延生长的过程中加入一种或多种表面活性剂，例如锑，从而通过降低表面能量来产生更为平坦的虚拟衬底表面和更低密度的穿透位错。
图1显示了SiGe材料的薄长条1，它生长在由围绕着SiGe材料的四边的氧化硅墙2限制的区域中。在通过外延生长而使SiGe层在所述区域中生长的过程中，位错3优先沿着该区域的最短方向形成，即从一个长氧化物墙向相对的另一个长氧化物墙的方向。这些位错3沿着一个或另一个长氧化物墙在位错核化点4处产生，在图中每处以“X”标示。这通常是由于位错易于在生长区带的边缘形成。对于沿着最短方向形成位错的情况，这些位错能够实际上不受妨碍地延伸到区带相对的边缘。但是，倾向于沿着区带最长方向形成的位错很快就被沿着区带最短方向形成的位错所阻挡，因而不能穿过区带的整个长度。如图1所示，这样的位错5从区带的一端产生，但是很快在销栓位点6被沿着最短的方向延伸的位错3所阻止。
因此，在这种情况下，由于形成了沿着最短方向延伸的位错，SiGe材料只能在一个方向上释放应力，而在垂直的方向上由于不能形成沿着最长方向的位错，使应力保持不被释放(虽然如果最短的方向足够小可能有一些弹性释放)。虽然上述困难在前面是联系由氧化物墙2限制的有限的区域中SiGe的生长来讨论的，但同样的问题还出现在需要在由衬底表面的区域限制的区域中生长SiGe的情况，例如在一个蚀刻的平台柱的顶部。
因此，根据本发明的用于形成适于应变硅或SiGe激活层和无应力III-V半导体激活层生长的无应力SiGe虚拟衬底的方法，其中在所述的应变硅或SiGe激活层和无应力III-V半导体激活层中可以制造例如MOSFET的有源半导体器件，在Si衬底10上生长氧化物层，在定义了将要蚀刻的区域后进行选择性蚀刻，例如在该氧化物层上涂敷光刻胶层并进行选择性曝光，然后显影光刻胶层以形成光刻胶掩膜。在蚀刻之后，如图2所示，长条形的氧化物墙11沿着衬底10的长度方向实际上平行地延伸，并由薄长条12所间隔，随后可以在薄长条12中按照上述方式生长SiGe层。
如图2b所示，在随后的外延生长过程中，在从室温到1200℃的温度范围内，优选在350到900℃的范围内，在氧化物墙11之间的每个薄长条12上有选择地生长SiGe层13。这种SiGe的生长是选择性的，这样沿着氧化物墙11的顶部实际上没有SiGe生长。这种选择性生长可通过化学气相淀积(CVD)来实现。
如图2c所示，在每个氧化物墙11产生了位错14，位错14沿着最短方向向相对的氧化物墙11延伸。这样，SiGe材料在墙11之间遍布整个区域宽度延伸的位错14的方向上释放了应力。
如果需要，所述的应力释放可以通过一个退火步骤协助进行。该退火步骤在从室温到1500℃的高温范围内进行，优选在500到1200℃的范围。在应力释放之后，在从室温到1200℃的范围内的温度，优选在350到900℃的范围内的温度，继续进行SiGe材料的外延生长，以形成一个进一步的SiGe层13a。如图2d所示，该进一步的SiGe层13a与第一SiGe层13相连，直到该SiGe材料的横向生长超过氧化物墙11的顶部。最后，在氧化物墙11之间的区域结晶的SiGe的生长区域将相互结合，并覆盖Si衬底的整个表面。SiGe材料如此生长可形成一个单晶层，或者在不同的生长区带结合的地方可形成堆垛层错。在任何一种情况下，在不同的生长区带相遇的地方都可能造成表面的不平坦。
当SiGe材料继续生长时，在纵向没有释放的应变，最终通过可在晶片任何地方成核、并沿纵向延伸的位错的形成而得以释放。由于相对于在生长区带边缘的氧化物墙11的成核作用，这种成核作用具有高得多的活化能，因此与形成由氧化物墙11界定的窗内的位错14相比，这种纵向位错15在晚得多的阶段形成。
由于纵向位错15形成在高于窗内位错14的层面上，因此这两组位错13、15之间没有相互作用，并且位错可遍布晶片的整个表面延伸。此外，由于SiGe材料中在垂直于外墙11的方向上没有应变，所以在这个方向上没有倾向于产生位错的驱动力。此外，因为任何位错的相互作用被保持在最小，所以实际上没有产生穿透位错，否则穿透位错将终止在SiGe材料的上表面，从而造成表面粗糙。
这样就制造了高质量的虚拟衬底，该衬底可用于应变硅或SiGe激活层和无应变III-V半导体激活层的生长，其中在应变硅或SiGe激活层和无应变III-V半导体激活层内可制造有源半导体器件。
在上述方法中，氧化物墙11的高度取决于SiGe材料中的Ge组分，可在10nm到1,000nm的范围内变化，通常预期在400nm到700nm的范围内。氧化物窗的宽度在100nm到100μm的范围内，最好是5μm到20μm的范围内。氧化物墙11的宽度优选尽可能地小，以确保完全的横向过度生长，目前该宽度可为100nm到10μm的范围，并优选为约1μm。
SiGe材料中的Ge组分的含量在贯穿该层的厚度中可充分地保持恒定，尽管Ge组分也可以是缓变的，这样Ge组分从该层中低层的第一组分逐渐增加到该层中上层的更高的第二组分。
在本发明的范围内，可以对上述方法进行各种变化。例如，在SiGe材料已经充分生长并生长超过氧化物墙11顶部后，可得到一个不平坦的表面，如图2d所示。而在生长最终的压盖层以得到如图2e所示的最终布置之前，这个结果可通过一个化学-机械抛光(CMP)步骤使该表面平坦化而克服。在进一步的变化中，施加退火步骤来确保应力完全释放。尽管该退火步骤优选在氧化物墙11之间选择性SiGe生长之后、进一步生长至超过氧化物墙11之前进行，但该退火步骤也可在SiGe生长的任何阶段进行。
在进一步的变化中，代替在氧化物墙之间生长SiGe材料，所述的SiGe生长可以在限定了生长区域的紧密间隔的平台柱顶端上进行。在这种情况下，条是由柱之间的沟槽来分隔的，而不是由氧化物墙来分隔，并且外延生长工艺可以是分子束外延(MBE)或CVD。作为一个进一步的替代，SiGe材料可以在平行间隔的氮化硅或其他分隔材料墙之间生长。
此外，虚拟衬底可以外延生长在形成图案的硅晶片或具有形成图案的氧化物层的晶片上，这样仅在所选择的区域中进行生长。因而该制造技术可用于仅在芯片的一个或多个所选择的区域中产生虚拟衬底(可供系统芯片集成化所用)，例如，在该芯片中需要增强的电路功能。和无应变III-V半导体激活层的生长，其中在应变硅或SiGe激活层和无应变III-V半导体激活层内可制造有源半导体器件。
在上述方法中，氧化物墙11的高度取决于SiGe材料中的Ge组分，可在10nm到1,000nm的范围内变化，通常预期在400nm到700nm的范围内。氧化物窗的宽度在100nm到100μm的范围内，最好是5μm到20μm的范围内。氧化物墙11的宽度优选尽可能地小，以确保完全的横向过度生长，目前该宽度可为100nm到10μm的范围，并优选为约1μm。
SiGe材料中的Ge组分的含量在贯穿该层的厚度中可充分地保持恒定，尽管Ge组分也可以是缓变的，这样Ge组分从该层中低层的第一组分逐渐增加到该层中上层的更高的第二组分。
在本发明的范围内，可以对上述方法进行各种变化。例如，在SiGe材料已经充分生长并生长超过氧化物墙11顶部后，可得到一个不平坦的表面16，如图2d所示。而在生长最终的压盖层以得到如图2e所示的最终布置之前，这个结果可通过一个化学-机械抛光(CMP)步骤使该表面平坦化而克服。在进一步的变化中，施加退火步骤来确保应力完全释放。尽管该退火步骤优选在氧化物墙11之间选择性SiGe生长之后、进一步生长至超过氧化物墙11之前进行，但该退火步骤也可在SiGe生长的任何阶段进行。
在进一步的变化中，代替在氧化物墙之间生长SiGe材料，所述的SiGe生长可以在限定了生长区域的紧密间隔的平台柱顶端上进行。在这种情况下，条是由柱之间的沟槽来分隔的，而不是由氧化物墙来分隔，并且外延生长工艺可以是分子束外延(MBE)或CVD。作为一个进一步的替代，SiGe材料可以在平行间隔的氮化硅或其他分隔材料墙之间生长。
此外，虚拟衬底可以外延生长在形成图案的硅晶片或具有形成图案的氧化物层的晶片上，这样仅在所选择的区域中进行生长。因而该制造技术可用于仅在芯片的一个或多个所选择的区域中产生虚拟衬底(可供系统芯片集成化所用)，例如，在该芯片中需要增强的电路功能。

Claims (32)

1.一种形成晶格调谐半导体衬底的方法，包括：
(a)通过沿着平行条的相对边提供间隔且平行的绝缘机构(2；11)来限定Si表面的平行条(12)；
(b)在条(12)上，而不在条之间的绝缘机构上，选择性地生长第一SiGe层(13)，使得第一位错(14)穿过在绝缘机构(2；11)之间的第一SiGe层(13)而延伸，以释放所述第一SiGe层(13)中相对于绝缘机构(2；11)的横向的应变；和
(c)在第一SiGe层(13)的顶部上生长第二SiGe层(13a)以超过绝缘机构(2；11)，使得第二位错(15)在绝缘机构(2；11)之上的第二SiGe层(13a)中形成，以释放第二SiGe层(13a)中相对于第一位错(14)的横向的应变。
2.根据权利要求1所述的方法，其中第一SiGe层(13)的Ge组分的比率在层(13)中保持恒定。
3.根据权利要求1或2所述的方法，其中第二SiGe层(13a)的Ge组分的比率在层(13a)中保持恒定。
4.根据权利要求1所述的方法，其中至少一个SiGe层(13、13a)的Ge组分的比率在该层中由第一水平增加到高于第一水平的第二水平。
5.根据权利要求1所述的方法，其中在从室温到1500℃的温度范围内至少对第一SiGe层(13)进行退火，以完全释放该层(13)中的应变。
6.根据权利要求5所述的方法，其中第一和第二SiGe层(13、13a)的生长在从室温到1200℃的温度范围内进行。
7.根据权利要求6所述的方法，其中第一和第二SiGe层(13、13a)的生长在350到900℃的温度范围内进行，所述的至少第一SiGe层(13)的退火在500到1200℃的温度范围内进行。
8.根据权利要求1所述的方法，其中第一和第二SiGe层(13、13a)通过单独的连续生长工艺形成。
9.根据权利要求1所述的方法，其中在第一SiGe层(13)的生长和第二SiGe层(13a)的生长之间进行中间处理。
10.根据权利要求9所述的方法，其中中间处理包括对第一SiGe层(1 3)在从室温到1500℃的温度范围内进行退火以完全释放该层(13)中的应变的步骤。
11.根据权利要求9或10所述的方法，其中中间处理步骤包括化学机械抛光步骤。
12.根据权利要求1所述的方法，其中第一SiGe层(13)通过选择性外延生长工艺而生长。
13.根据权利要求12所述的方法，其中外延生长工艺是化学气相淀积法CVD。
14.根据权利要求12所述的方法，其中外延生长工艺是分子束外延法MBE。
15.根据权利要求1所述的方法，其中间隔且平行的绝缘机构的厚度在10nm到1000nm范围内。
16.根据权利要求15所述的方法，其中间隔且平行的绝缘机构的厚度在400nm到700nm范围内。
17.根据权利要求1所述的方法，其中间隔且平行的绝缘机构的宽度在100nm到10μm范围内。
18.根据权利要求17所述的方法，其中间隔且平行的绝缘机构的宽度为1μm。
19.根据权利要求1所述的方法，其中绝缘机构的间隔距离在100nm到100μm的范围内。
20.根据权利要求19所述的方法，其中绝缘机构的间隔距离在5μm到20μm范围内。
21.根据权利要求1所述的方法，进一步包括在第一和第二SiGe层(13、13a)的顶部上生长一个应变Si层的步骤，其中在所述应变Si层中形成一个或多个半导体器件。
22.根据权利要求1所述的方法，其中绝缘机构包括在Si表面上的间隔的平行的氧化硅墙(2；11)。
23.根据权利要求1所述的方法，其中绝缘机构包括在Si表面上的间隔的平行的沟槽。
24.根据权利要求1所述的方法，其中绝缘机构包括在Si表面上间隔的平行的氮化硅墙。
25.一种晶格调谐半导体衬底，包括：
Si表面的平行条(12)，其由在条的相对边提供的间隔且平行的绝缘机构(2；11)限定；
第一SiGe层(13)，其覆盖条(12)但不覆盖条之间的绝缘机构(2；11)，使得第一位错穿过在绝缘机构(2；11)之间的第一SiGe层(13)延伸，以释放所述第一SiGe层(13)中相对于绝缘机构(2；11)的横向的应变；和
第二SiGe层(13a)，其位于第一SiGe层(13)的顶部上并覆盖绝缘机构(2；11)，使得第二位错(15)在绝缘机构(2；11)之上的第二SiGe层(13a)中延伸，以释放第二SiGe层(13a)中相对于第一位错(14)的横向的应变。
26.根据权利要求25所述的晶格调谐半导体衬底，其中，所述第一SiGe层(13)的Ge组分的比率在层(13)中保持恒定。
27.根据权利要求25或26所述的晶格调谐半导体衬底，其中，其中第二SiGe层(13a)的Ge组分的比率在层(13a)中保持恒定。
28.根据权利要求25所述的晶格调谐半导体衬底，其中，至少一个SiGe层(13、13a)的Ge组分的比率在该层中由第一水平增加到高于第一水平的第二水平。
29.根据权利要求25所述的晶格调谐半导体衬底，其中，间隔且平行的绝缘机构的厚度在10nm到1000nm范围内，宽度在100nm到10μm范围内，绝缘相构的间隔距离在100nm到100μm的范围内。
30.根据权利要求25所述的晶格调谐半导体衬底，其中，绝缘机构包括在Si表面上的间隔的平行的氧化硅墙(2；11)。
31.根据权利要求25所述的晶格调谐半导体衬底，其中，绝缘机构包括在Si表面上的间隔的平行的沟槽。
32.根据权利要求25所述的晶格调谐半导体衬底，其中，绝缘机构包括在Si表面上间隔的平行的氮化硅墙。
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